FPGA仿真流程

QuartusII的设计流程

QuartusII软件的使用方法

一、设计输入

1.建立工程

任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被EDA软件默认为工作库（Work Library）。一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。

首先建立工作库目录，以便存储工程项目设计文件。在D盘下新建文件夹并取名Mydesign。双击QuartusII软件启动图标，即可启动QuartusII软件，启动界面如图1-2所示。

使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具，以及目标器件系列和具体器件等。在此要利用“New Preject

Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。(1)打开建立新工程管理窗。选择菜单File→New Preject Wizard 命令，即弹出“工程设置”对话框（图1-3），以此来建立新的工程。

(2)在单击图1-3后，出现了设置工程的基本信息，如图1-4所示。单击此对话框最上一栏右侧的“… ”按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下。这三行的第一行的d:\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名；第三行是当前工程顶层文件的实体名，这里即为half_add。

（2）将设计文件加入工程中。单击图1-4中的Next 按钮，弹出对话框如图1-5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件；第2 种方法是单击Add All 按钮，将设定

的工程目录中的所有VHDL 文件加入到工程文件栏中。如果还没有建立VHDL文件，就直接点击“Next”即可。

（3）选择目标芯片。单击图1-5中Next 按钮出现如图1-6的对话框用来选择目标芯片。首先在Family 栏选芯片系列，在此选FLEX10K系列，并选择此系列的具体芯片EPF10K10LC84-4。在“Target device”选项下选择“Auto device selected by the fitter”选项，系统会自动给所设计的文件分配一个器件。如果选择“Specific device selected in ‘Available devices’ list”选项，用户需指定目标器件。在右侧的“Filters”窗口“过滤”选择；Package表示封装； Pin cout表示引脚数，此例选择84；Speed grade表示速度等级，此例选择4。

（4）在图1-6中单击“Next”按钮后进入第三方工具选择对话框，如图1-7所示。用户可以选择所用到的第三方工具，比如ModleSim、Synplify等。在本例中并没有调用第三方工具，可以都不选.

（5）在图1-7单击“Next”按钮后进入最后确认的对话框，如图1-8所示。建立的工程的名称、选择的器件和选

择的第三方工具等信息，如果无误的话就可以单击“Finish”按钮，弹出如图1-9所示的窗口，在资源管理窗口可以看到新建的工程名称half_add。

当工程建立好以后，我们就可以建立设计文件。下面我们以一个半加器的VHDL的设计，来演示在QuartusII如何实现VHDL语言输入。

语言输入

（1）建立文件。在图1-9中，单击“File”菜单下的“New”命令或者使用快捷键Ctrl+N，在弹出“New”对话框如图1-10所示。在“Device Design Files”页面下双击“VHDL File”选项（或选中该项后单击“OK”按钮）后建立新文件，如图1-11所示。

图1-11 VHDL文本编辑窗口

（2）输入程序。在图1-11中输入半加器的VHDL程序，如图1-12所示。

（3）保存文件。在图1-12中单击保存文件按钮，弹出对话框如图1-13，将输入的VHDL语言程序保存为文件，注意后缀名是.vhd，单击“保存”按钮即可保存文件，如图1-13。

（4）编译工程。在图1-11中单击水平工具条上的编译按钮，或选择菜单Processing下的Start Complilation，开始编译，并伴随着进度不断地变化，编译完成后的窗口如图1-14所示。如果编译过程出现错误，要将错误改正，保存后再次编译，直到编译无错误为止。到此在QuartusII软件中使用VHDL语言输入完成，接下来是将保存好的VHDL语言程序进行仿真，在软件上验证VHDL语言描述的功能是否能够达到预期目的。

二、设计仿真

设计仿真的目的就是在软件环境下，验证电路的行为和思想是否一致。仿真分为功能仿真和时序仿真。功能仿真是在设计输入之后，综合和布局布线之前的仿真，不考虑电路的逻辑和门电路的时间延时，着重考虑电路在理想环境下的行为和预期设计效果的一致性。时序仿真是在综合、布局布线后，也即电路已经映射到特定的工艺环境后，考虑器件延时的情况下对布局布线的网络表文件进行的一种仿真，其中器件延时信息通过反向标注时序延时信息实现的。

1.仿真文件的生成

（1）建立矢量波形文件。在图1-14中，单击“File”菜单下的“New”命令，在弹出的“New”对话框中选择“Other Files”页面，如图1-15。选择“Vector Waveform File”后单击“OK”按钮，弹出如图1-16所示的矢量波形编辑窗口。

（2）添加引脚或节点。在图1-16中，左键双击“Name”下方空白处，弹出“Insert Node or Bus”对话框，如图1-17所示。单击对话框“Node Finder…”按钮后，弹出“Node Finder”对话框，如图1-18所示。

在图1-18中，在“Filter”后面的方框里选择“Pin:all”，然后单击“List”按钮，在“Node Found”栏中列出了设计中的所有的输入/输出引脚号，如图1-19所示。

单击图1-19中的按钮，所有列出的输入/输出引脚号被复制到右边一侧。也可以根据情况选择部分引脚号复制到右边，方法是在左边选中想要的引脚号，单击按钮即可。选择好了引脚号后，单击“OK”按钮，返回“Insert Node or Bus”