集成电子技术习题及解析-第二篇第4章
《集成电子技术教程》(校订稿)第二章 习题共9页
第三篇第二章习题题3.2.1某集成运放的一个偏置电路如图题3.2.1所示，设T1、T2管的参数完全相同。
问：(1) T1、T2和R组成什么电路？(2) I C2与I REF有什么关系？写出I C2的表达式。
图题3.2.1题3.2.2在图题3.2.2所示的差分放大电路中，已知晶体管的=80，r be=2 k。
(1) 求输入电阻R i和输出电阻R o；(2) 求差模电压放大倍数vdA 。
图题3.2.2题3.2.3 在图题3.2.3所示的差动放大电路中，设T 1、T 2管特性对称，1=2=100，V BE =0.7V ，且r bb ′=200，其余参数如图中所示。
(1) 计算T 1、T 2管的静态电流I CQ 和静态电压V CEQ ，若将R c1短路，其它参数不变，则T 1、T 2管的静态电流和电压如何变化？(2) 计算差模输入电阻R id 。
当从单端（c 2）输出时的差模电压放大倍数2d A =?； (3) 当两输入端加入共模信号时，求共模电压放大倍数2c A 和共模抑制比K CMR ；(4) 当v I1=105 mV ，v I2=95 mV 时，问v C2相对于静态值变化了多少？e 点电位v E 变化了多少？图题3.2.3题 3.2.4 差分放大电路如图题 3.2.4所示，设各晶体管的=100，V BE =0.7V ，且r be1=r be2=3 k ，电流源I Q =2mA ，R =1 M ，差分放大电路从c 2端输出。
(1) 计算静态工作点（I C1Q ，V C2Q 和V EQ ）；(2) 计算差模电压放大倍数2d A ，差模输入电阻R id 和输出电阻R o ； (3) 计算共模电压放大倍数2c A 和共模抑制比K CMR ；(4) 若v I1 =20sin t mV ，v I2 =0，试画出v C2和v E 的波形，并在图上标明静态分量和动态分量的幅值大小，指出其动态分量与输入电压之间的相位关系。
半导体集成电路考试题目及参考答案
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
半导体集成电路习题及答案
第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2所示。
提示：先求截锥体的高度up BL epi m c jc epi T x x T T -----= 然后利用公式： ba ab WL Tr c -∙=/ln 1ρ ，212∙∙=--BL C E BL S C W L R r ba ab WLTr c -∙=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下： 答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ；⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V O L 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V O L 4.0≤的条件。
（CS C O L r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件 复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。
【2024版】电子技术基础-第4章
（ a）
（ b）
（ c）
非线性集成电路
3
（ d）
（ e）
（a）为圆壳式
（b）为双列直插式 （c）为扁平式 （d）为单列直插式 （e）为菱形式
（ a）
（ b）
（ c）
（ d）
（ e）
4
4.1 直接耦合放大电路
两级直接耦合放大电路如图4-1所示
图4 –1 两级直接耦合放大器电路
5
4.1.1 直接耦合放大器和组成及其零点漂移现 象
KCMR20lgAuddB Au c
15
4.2 集成运算放大电路概述
1．集成运放电路的组成及各部分的作用
集成运算放大器实质上是一种双端输入、单端输出，具有高 增益，高输入阻抗、低输出阻抗的多极直接耦合放大电路。
当给他施加不同的反馈网络时，就能实现模拟信号的多种数 学运算功能（如比例、求和、求差、积分、微分……），故被称 为集成运算放大电路，简称集成运放。
1．零点漂移现象 当输入电压为0时，由于温度等原因，输出电压uo≠0。 并且随温度的变化而变化。 输入信号为0，而输出信号不为0的现象称为零点漂移简称 零漂 ( zero drift )。
图４-２ 直接耦合放大电路的零点漂移
6
２.产生零点漂移的原因
产生零点漂移的原因很多，如温度的变化（包括环境温 度的变化及三级管工作时由于管耗引起的结温变化），电源 电压的波动以及电路元件以及电路元件参数的变化等，都会 引起放大电路的零点漂移。其中又以温度的变化使三级管参 数随之变化引起的漂移最为严重。当温度上升时，将引起 ICBO及β增大，Ube减小。从而使静态工作点Q上移，集电极电 流IC增加，产生零点漂移现象。
(3)输出信号的响应参数 在书的69页，不再列出。
半导体集成电路复习题及答案
第8章动态逻辑电路填空题对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制1、极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的。
【答案：NMOS, PMOS, NOMS】对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对 PUN网只允许有跳变，2、PDN与PDN相连或PUN与PUN相连时中间应接入。
【答案：】解答题从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。
从而说明CMOS动态组合逻辑1、电路的特点。
【答案：】图A是CMOS静态逻辑电路。
图B是CMOS动态逻辑电路。
2电路完成的均是NAND的逻辑功能。
图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。
图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高于静态电路。
2、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。
【答案：】该电路可以完成OUT=AB的与逻辑。
与一般动态组合逻辑电路相比，它增加了一个MOS管M kp,这个MOS 管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。
3、分析下列电路的工作原理，画出输出端OUT的波形。
【答案：】答案：4、结合下面电路，说明动态组合逻辑电路的工作原理。
【答案：】动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。
当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。
此时电路处于预充电阶段。
当时钟信号为低电平时，PMOS截至，电路与V DD的直接通路被切断。
这时NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。
否则，输出OUT仍保持原状态高电平不变。
3篇4章习题解答浙大版集成电路课后答案
第四章 功率变换电路题 一双电源互补对称电路如图题所示，设已知V CC =12V ，R L =16Ω，v I 为正弦波。
求：(1)在三极管的饱和压降V CES 可以忽略不计的条件下，负载上可能得到的最大输出功率Pom=?；(2)每个管子允许的管耗P Cm 至少应为多少?(3)每个管子的耐压｜V (BR)CEO ｜应大于多少? 图题解：(1) 负载上可能得到的最大输出电压幅度V om =12V (W 5.416212222=⨯==L om om R V P ) (2) (W)9.02.0(max)==om CM p P ∴CM P ≥(3) CEO BR V )(≥24V题 在图题所示的OTL 功放电路中，设R L =8Ω，管子的饱和压降｜ＶCES ｜可以忽略不计。
若要求最大不失真输出功率(不考虑交越失真)为9W ，则电源电压V CC 至少应为多大?(已知v i 为正弦电压。
)图题解：W 982)21(2)21(22(max)=⨯==CC L CC om V R V P V CC =24(V)∴电源电压V CC 至少24V题 OTL 放大电路如图题所示，设T 1、T 2特性完全对称，v i 为正弦电压，V CC =10V ，R L =16Ω。
试回答下列问题：(1)静态时，电容C 2两端的电压应是多少?调整哪个电阻能满足这一要求?(2)动态时，若输出电压波形出现交越失真，应调整哪个电阻?如何调整?(3)若R 1=R 3=Ω，T 1、T 2管的β=50,｜V BE ｜=,Pcm=200mW,假设D 1、D 2、R 2中任意一个开路，将会产生什么后果?图题解：(1) 静态时，电容C 2两端的电压应为5V 。
调整R 1、R 3，可调整上、下两部分电路的对称性，从而使C 2两端电压为5V 。
(2) 若出现交越失真，应调大R 2，使b １b 2间电压增大，提供较大的静态电流。
(3) 若D 1、D 2、R 2中任意一个开路，则(mA)58.322121=-==R V V I I BE CCB B I C1=I C2=βI B1=179(mA)P C =I C1·V CE =I Ｃ１·5V=895(mW)＞Pcm,∴功率管会烧坏。
集成电路原理第四章习题解答
2 12
10 10 5 0.75 10 W
6 2
3
而由于输入非阶跃信号导致在转换区产生的暂态附加功耗
PA 1 2 f VDD I max t r t f
其中，Imax为转换电平V*=0.5VDD处的P管和N管的峰值电流，则
CMOS与非门为无比电路，输出低电平可达到0V；而NMOS与非门为 有比电路，其输出低电平与输入管和负载管宽长比有关。
CMOS与非门输出高电平可达到VDD，而NMOS与非门输出高电平有阈 值损失，只能达到VDD-Vth NMOS与非门的静态功耗大于CMOS与非门
5、已知： CMOS反相器Vthn= ∣ Vthp∣=0.2VDD，n=p=110-4A/V2，
I max I p I n 1 2 n V Vthn
*
2Leabharlann 1.125 104
A
得
PA 1 2 1 2 f V DD I max t r t f
6
4
10 10 5 1.125 10
20 10
9
0.56 10 W
原来建立的上下极板感应电荷平衡被打破，如要保持沟道区 导电电荷数目不变（强反型），就必须增加上极板的电荷量，
即增大栅压，VG增大，导致Vth增大。表现出来即为体效应。
2、比较E/E饱和负载、E/E非饱和负载和E/D NMOS反相器 的优缺点，哪一种结构能得到较好的功耗速度优值？
3、图中两级反相器I、 II均为E/D NMOS反相器，为了使级 联反相器无电平损失，须保证： Vin=Vout=Vinv 若设定增强型器件阈值电压VTE=0.2VDD，耗尽型器件阈值 电压VTD=-0.6VDD，转换电平Vinv=0.5VDD，则求出反相器II的 负载管（或上拉管）与输入管（或下拉管）的宽长比之比。
电子技术基础第四章 习题答案
4.3 在分析反相加法、差分式减法、反相积分和微分电路中，所根 据的基本概念是什么？KCL是否得到应用？如何导出它们输入-输出的 关系？
答：所根据的基本概念是虚短、虚断。KCL在分析反馈电流与比较 电流的关系时得到应用。根据反馈电流与比较电流的关系导出输出-输 入的关系。
第4章 习 题
4.1 在反相求和电路中，集成运放的反相输入端是如何形成虚地 的？该电路属于何种反馈类型？
答：在反相求和电路中，集成运放的反相输入端是等于同相输入端 的电压，而同相端接地，所以在反相形成虚地。该电路属于电压并联负 反馈
4.2 说明在差分式减法电路中，运放的两输入端存在共模电压，为 提高运算精度，应选用何种运放？
输出波形如图（b）。传输特性如图（c）.
答： 4.10求图所示电路的输出电压uo，设运放是理想的
； ； ； ； 将电路中的电阻参数代入上式得
； ；；
整理后： 代入 中 =2.31u3+1.16u4-2u2-1.25u1 4.11 画出实现下述运算的电路：
uo=2ui1－6ui2+3ui3－0.8ui4
4.12 图为积分求和运算电路，设运放是理想的，试推导输出电压与 各输入电压的关系式。
解：根据虚断：i1+i2+i3=if 4.13 实用积分电路如图所示，设运放和电容均为理想的。 （1）试求证：；
（2）说明运放A1、A2各起什么作用？
解：
；； ∵ Rf＝R2 R1＝R3 ∴ ∵ ①；将 代入①后u01得：
对等式两边积分得： － 4.14 求图所示比较器的阀值，画出传输特性。又若输入电压uI波形 如图所示时，画出uo波形（在时间上必须与uI对应）。 解：uo=6V时 uo=-6V时
数字集成电路分析和设计第四章答案
P4.1. Problem should refer to Figure P4.2.a. All inverters but the CMOS inverter consume static power then the output is high.Notice that in the first three inverters when the input is high, there is always a directconnection from V DD to G ND .b. None of the static inverters consumes power when the input is low because there is nopath from V DD to G ND .c. All inverters but the saturated enhancement inverter has a V OH of 1.2 V.d. Only the CMOS inverter has a V OL of 0 V.e. Except for the CMOS inverter, all the other inverte rs’ functionality depend on therelative sizes of the transistors.P4.2. Problem should refer to Figure P4.1a. Resistive loadb. Saturated-enhancement loadIterate to produce:To compute V OL we can ignore body effect and equate currents:Solve for 0.03OL V V ≈c. Linear-enhancement loadIterate to produce:This tells us that V GG should have been above 1.6V <closer to 1.7 V>.To compute V OL we can ignore body effect and equate currents. Note that the load issaturated even though we call it a linear-enhancement load. The driver is alsosaturated due to the device sizes used.Solve for 0.69V OL V ≈d. CMOSP4.3. For this problem, you are required to use the formulae:We already know that V OH =1.2 V and V OL =0 V. For V S use:Next V IL and V IH are estimated as follows:ThereforeWhen we cut the size of the PMOS device in half, the VTC shifts to the left. So V IL , V S , and V IH will all shift to the left. The recalculation of the switching threshold produces V S =0.566V. We can compute V IL to be roughly 0.533V and V IH to be roughly 0.667V.ThereforeP4.4. Similar approach as in P4.3. Run SPICE to check results.P4.5. First, set up the equation.Now solve for χ.This implies that a very large <W/L>P is needed to reach the desired value. It also reveals the limitations of the models. SPICE would be needed to obtain an acceptable solution if the switching threshold of 0.9V is truly desired.P4.6. SPICEP4.7. The advantages of the pseudo-PMOS is that it can reach a V OH of V DD while the pseudo-NMOS V OH can never reach that value. Additionally, the pseudo-NMOS’s V OH dependson the relative sizings of the inverters.The disadvantage is the dual of its advantage. The pseudo-PMOS inverter can never reach a V OL of 0 V. In addition, the pseudo-PMOS device will have to be approximately twice as large as a pseudo-NMOS device with comparable characteristics. This is due to the unequal mobility of holes and electrons. The pseudo-PMOS’s NMOS pull -down device is twice as strong as the pseudo-NMOS’s PMOS pull -up device, that means that the pseudo-PMOS’s PMOS wi ll have to be bigger than the NMOS device in a pseudo-NMOS.P4.8. a> Circuit is a buffer with degraded outputs.Output swing calculation:When IN DD V V =, output voltage is OH DD TN V V V =-. Since the source of NMOS transistor is not connected to substrate <ground>, we must take into account body effect.When 0IN V V =, output voltage is ||OL TP V V =. Since the source of PMOS transistor is not connected to substrate <V DD >, we must take into account body effect.Therefore the output swing is DD TN V V - to ||TP V with full accounting for body effect.b> Assume that the input is at 0 and the output is at |V TP |. As the input is increased, the output will stay constant until the NMOS device turns on. That will occur at V IN =|V TP |+V TN . The upper transistor behaves as a source follower and will pull the output along as the input rises until the output reaches V DD -V TN . However, as the input is reduced in value the output stays at its highvalue until the PMOS device turns on. This occurs at V IN=V DD-< |V TP|+V TN>. Then the PMOS device acts as a source follower and the output drops linearly to |V TP| as the input is reduced.c> The gain of the circuit is close to unity but slightly below this value. The circuit has poor noise rejection properties as it lacks the regenerative properties <this is a consequence of low gain>.d> SPICE run.P4.9.Resistive Load inverter:Saturated Enhancement Load inverter <ignoring body-effect>:Linear Enhancement Load inverter <ignoring body-effect>:The linear enhancement load inverter requires the largest pull-down device since it has the strongest pull up device. The resistive load inverter is next and the saturated enhancement load requires the smallest pull-down device.P4.10.We will illustrate the process and estimate the solutions for this problem.We already know that V OH=1.2 V and V OL=0 V. For V S use:Next V IL and V IH are estimated as follows:We can compute V IL to be roughly 0.533V.We can compute V IH to be roughly 0.667V.When we double the size of the PMOS device, the VTC shifts to the right. So V IL, V S, and V IH will all shift to the right. The recalculation of the switching threshold produces V S=0.6V.We can compute V IL to be roughly 0.55V and V IH to be roughly 0.65V.P4.11.The peak current would occur when both devices are in saturation and when V out=V in=V S.We can easily compute V S as:P4.12.As the required V OL becomes smaller, the W D/W L ratio becomes larger.P4.13.SPICEP4.14.The expression for the switching threshold of a CMOS inverter is:Solving for χ.Now solving for the ratio of sizes.Solving for χ.Now solving for the ratio of sizes.In the first case <0.6S DD V V >, the PMOS is much larger than the NMOS, so t PLH issmaller and t PHL is larger. The reverse is true for the second case.P4.15 <a> It does not have the regenerative property since the gain is less than one.<b> The last inverter would have an output of about 0.8V.<c> It is not possible to define the noise margin for this gate. Even a properinput eventually produces the incorrect output.P4.16 Both gates would work as a tristate buffer. However, as we shall find out in Chapter 7, the second one is prone to charge-sharing. That is, when the output is high and the EN signal is low, if the input goes high, the output may drop slightly in value due to loss of charge to the adjacent internal node.。
模拟电子技术基础第4章集成运算放大电路题解（童诗白）（精）
第四章集成运算放大电路（童诗白）自测题一、选择合适答案填入空内。
（1）集成运放电路采用直接耦合方式是因为。
A．可获得很大的放大倍数 B. 可使温漂小C．集成工艺难于制造大容量电容（2）通用型集成运放适用于放大。
A．高频信号 B. 低频信号C. 任何频率信号（3）集成运放制造工艺使得同类半导体管的。
A. 指标参数准确B. 参数不受温度影响C．参数一致性好（4）集成运放的输入级采用差分放大电路是因为可以。
A．减小温漂 B. 增大放大倍数C. 提高输入电阻（5）为增大电压放大倍数，集成运放的中间级多采用。
A．共射放大电路 B. 共集放大电路C．共基放大电路解：（1）C （2）B （3）C （4）A （5）A二、判断下列说法是否正确，用“√”或“×”表示判断结果填入括号内。
（1）运放的输入失调电压UIO是两输入端电位之差。
( )（2）运放的输入失调电流IIO是两端电流之差。
( )（3）运放的共模抑制比KCMR Ad ( ) Ac（4）有源负载可以增大放大电路的输出电流。
( )（5）在输入信号作用时，偏置电路改变了各放大管的动态电流。
( ) 解：（1）×（2）√（3）√ （4）√ （5）×第四章题解－1三、电路如图T4.3所示，已知β1=β2=β3=100。
各管的UBE均为0.7V，求IC2的值。
图T4.3解：分析估算如下：IVCC-UBE2-UBE1R=R=100μA IC0=IC1=ICIE2=IE1IICR=IC0+IB2=IC0+IB1=IC+βIC=β1+β⋅IR≈IR=100μA四、电路如图T4.4所示。
图T4.4第四章题解－2 试（1）说明电路是几级放大电路，各级分别是哪种形式的放大电路（共射、共集、差放……）；（2）分别说明各级采用了哪些措施来改善其性能指标（如增大放大倍数、输入电阻……）。
解：（1）三级放大电路，第一级为共集-共基双端输入单端输出差分放大电路，第二级是共射放大电路，第三级是互补输出级。
电路基础与集成电子技术-第2章习题解答
第2章 电路的基本定律习题【2-1】 题图2-1是一个电阻器的串联电路，求其等效电阻值的表达式。
若输入加一电压u ，求u R1和u R2。
R 1R 2UC 1C 2-+L 1L 2题图2-1 题图2-2 题图2-3解：12R R R =+， 1R112R u uR R =+，2R212R u uR R =+【2-2】 题图2-2是一个电容器的串联电路，求其等效电容值的表达式。
若输入加一直流电压U ，求U C1和U C2。
解：121212//C C C C C C C ==+，2C112C U UC C =+，1C212C U UC C =+【2-3】 题图2-3是一个电感器的串联电路，求其等效电感值的表达式。
若输入加一直流正弦电压u ，求u L1和u L2。
解：12L L L =+， 1L112L u uL L =+，2L212L u uL L =+【2-4】 一般情况下两个电压源为什么不能并联？ 解：违反KVL 。
若并联，两电压源中电压高的将向电压低的放电，白白消耗电能。
【2-5】 一般情况下两个电流源为什么不能串联？ 解：违反KCL 。
若串联，两电流源都要按自己的电流流出，结果没有电流流出。
【2-6】 对于题图2-6所示电路，为使电流I =0，电压源U s 应为多大值？I Rs题图2-6解：若电流I =0，则R20V U =，因而ss s 1341VU U U R R -=⇒=【2-7】 题图2-7所示电路，元件参数已在图中标明，求各电流值。
3k I I ΩV+12题图2-7 题图2-8解：1211323123122480.42m A1224100.23m A 0.19m A I I I I I I I I I I =+=⎧⎧⎪⎪=+⇒=⎨⎨⎪⎪==+⎩⎩【2-8】 题图2-8所示电路，其中VT 是晶体管，它有三个电极e 、b 和c ，b 和e 之间 的电压用U BE 表示。
已知R B =150k Ω、R C =2k Ω、U BE =0.7V ，求I B 。
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因为D触发器的特性方程为： ,而 触发器的特性方程为 所以 ，所以电路为：
题2.4.14由负边沿JK触发器组成的电路及CP、A的波形如图题2.4.14所示，试画出QA和QB的波形。设QA的初始状态为0。
图题2.4.14
② 依次设定初始状态，代入状态方程，求得次态，初态一般设为从0000开始；
③ 由求得的状态，画出状态转换图（把所有的状态都画上）；
④ 根据状态转换图，可以画出波形图（时序图）；
⑤得出电路的功能结论（计数器的模、进制数、能否自启动或其它结论）；
分析时序电路还可以用其它的方法，本题不一一列出。
题2.4.22三相步进马达对电脉冲的要求如图题2.4.22所示，要求正转时，三相绕组Y0、Y1、Y2按A、B、C的信号顺序通电，反转时，Y0、Y1、Y2绕组按A、C、B的信号顺序通电(分别如图中的状态转换图所示)。同时，三相绕组在任何时候都不允许同时通电或断电。试用JK触发器设计一个控制步进马达正反转的三相脉冲分配电路。
(a) 是一个同步计数器，各触发器激励方程
触发器激励方程代入各自的特性方程求得状态方程：
依次设定初态，计算出次态如下：
初态设定从 开始，→001→010→011→100→001
→010， →000， →000
有状态转换图为：
111→000←110所以电路的模是M＝4，采用余1码进行计数
↓ 四分频后，最高位的输出频率为
图题2.4.19
解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。其波形如图：
题2.4.20(1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数?
(2)若计数脉冲频率?
解：令C是并行寄存数据和实现右向移位操作的控制端，其用JK触发器构成的框图如图所示：
令C=1并行存数，C=0时为右移串入后，得出各组合电路的逻辑函数，现以1J3和1K3函数为例,列出真值表，求出函数式，其它式子也照此类推。
输 入
输 出
C Q2D3
1J31K3
0 0 0
0 1
0 0 1
0 1
0 1 0
题2.4.8由负边沿JK触发器组成的电路及其CP、J端输入波形如图题2.4.8所示，试画出Q端的波形(设初态为0)。
图题2.4.8
解：该题的复位端由CP和Q的与非实现，所以应该十分注意复位端的作用。波形图为：
题2.4.9图题2.4.9所示电路为CMOS JK触发器构成的双相时钟电路，试画出电路在CP作用下，QA和QB的波形(设初态Q为0态)。
,当 出现011状态时， 使计数器的状态清0，故此种情况下，整个电路功能为一个三进制加法计数器。
题2.4.24中规模集成计数器74LS193功能表和引脚图分别如题表2.4.24和图题2.4.24所示，其中 和 分别为进位和错位输出。
1请画出进行加法计数实验时的实际连接电路。
2试通过外部电路的适当连接，将74LS193连接成8421编码的十进制减法计数器。
四位二进制加法计数连接图
对(c)电路，因为是T触发器,
对(d)电路，因为是JK触发器,
因此，能实现 的电路是（b）和（d）两个电路。
题2.4.5根据图题2.4.5所示电路及A、B、C波形，画出Q的波形。(设触发触器初态为0)。
图题2.4.5
解：电路是一个上升沿触发的D功能触发器，它的波形如图所示：
题2.4.6试画出D触发器、JK触发器、T触发器的状态转换图；
第四章 集成触发器和时序逻辑电路
题2.4.1电路如图题2.4.1所示。已知A、B波形，判断Q的波形应为(A)、(B)、(C)、(D)中的哪一种。假定触发器的初始状态为0。
图题2.4.1
解：电路是一个由“或非”门构成的基本 触发器，当 都为“1”时， ，而当 =0， =1时，则 ，而 ，所以应该是(B)波形正确。
解：D解发器的状态转换图如下：
JK触发器的状态转换图为：
T触发器的状态转换图为：
题2.4.7设图题2.4.7中各个边沿触发器初始皆为“0”状态，试画出连续六个时钟周期作用下，各触发器Q端的波形。
图题2.4.7
解：假定所有的解发器电路结构都为TTL结构，所以，当输入端悬空时，该端表示高电平，为此，下面画出的波形都在该假定下得出。
↑ 能自启动，最高位的输出频率为
110←101←100← 700／7＝100Hz
题2.4.21试简述分析同步和异步时序逻辑电路的一般方法。
解：经过上述二个时序逻辑电路的分析可知：
① 写出时序电路中各触发器的驱动方程，特性方程，驱动方程代入特性方程后求得触发器的特性方程，和CP方程（同步时序电路可以不写）；
图题2.4.16
题表2.4.16真值表
清 除
输 入
输 出
（ ）
（ ）
（ ）
0
×
×
1
0
0
1
0
1
1
1
0
1
1
1
解：
清 除
输 入
输 出
Cr
Ai
Bi
Z1(A>B)
Z2(A<B)
Z3(A=B)
0
×
×
0
0
1
1
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
0
0
1
1
1
0
0
1
题2.4.18试用负边沿JK触发器和“与-或-非”门构成一个四位数码并行寄存和一个四位数码串行输入右移移位寄存器。
题2.4.2电路如图题2.4.2所示。能实现 的电路是哪一种电路。
图题2.4.2
解：对(a)电路，只有当A=1时才是计数型触发器；而(b)电路是T触发器，只有当T=1时，才是计数触发器；(c)可以实现计数即 ，(d)电路也不可能是计数式触发器。所以实现 功能的电路是(c)。
题2.4.3在钟控RS触发器(教材图2.4.4(a)所示中，S、R、CP端加入如图题2.4.3所示波形，试画出Q端的波形(设初态为0)。
题2.4.12TTL主从JK触发器J、K端波形如图题2.4.12所示，试画出Qa(主触发器输出)及Qb(从触发器输出)端的波形。设初态Q为1。
图题2.4.12
解：主从JK触发器结构主要由二个同步RS组成，触发器接收JK信号并完成翻转在一个时钟周期内分二个节拍完成，所以有下面的规律：
① 触发器的初态为“0”时，即 ，在CP=1期间，主触发器接收J端的信号，只要J端出现过“1”，则主触发器首先变为“1”态，而与K端信号无关，在CP下降沿后，主触发器封锁，接收的状态不变，而从触发器状态将按主触发器翻转为“1”；
② 触发器的初态为“1”时，即 ，在CP=1期间，主触发器接收K端的信号，只要K端出现过“1”，则主触发器首先变为“0”态，而与J端信号无关，在CP下降沿后，主触发器封锁，接收的状态不变，而从触发器状态将按主触发器翻转为“0”；
所以有下面的波形。
题2.4.13试用一个CMOS D触发器，一个“与”门及二个“或非”门构成一个JK触发器。
电路是一个单脉冲触发器，即只要B触发一次， 才输出一个B的一个周期的脉宽脉冲。
题2.4.11图题2.4.11所示电路为由CMOS D触发器构成的三分之二分频电路(即在A端每输入三个脉冲，在Z端就输出二个脉冲)，试画出电路在CP作用下，Q1、Q2、Z各点波形。设初态Q1=Q2=0。
图题2.4.11
解：这是一个分频电路，其波形为：
解：在画该电路的波形时，注意有二个复位信号，其它按JK触发器的功能画即可。
题2.4.15由维阻D触发器和负边沿JK触发器构成的电路及CP、 和 的波形如图题2.4.15所示，试画出Q1和Q2的波形。
图题2.4.15
解：该题请注意维阻D是上升沿触发，而JK触发器是下降沿触发后画出的波形如下：
题2.4.16图题2.4.16给出了JK触发器和门电路构成的串行数据比较器(输入为串行数据Ai和Bi，输出为比较结果)，清零后送入数据进行比较。试分析后在Z1、Z2、Z3输出端标明A＞B或A＜B或A=B。并填写题表2.4.16真值表的输出栏。
图题2.4.9
解：JK触发器本身接成了计数型触发器，所以只要先画出 的波形，就不难画出 的波形了。
题2.4.10由维阻D触发器和边沿JK触发器组成的电路如图题2.4.10(a)所示，各输入端波形如图(b)。当各触发器的初态为0时，试画出Q1和Q2端的波形，并说明此电路的功能。
图题2.4.10
解：该题由二种功能和二种边沿的触发器组成，要注意复位端的作用。
001→010←101 700／4＝175Hz，电路能自启动。
↑↓
100←011
(b) 电路是一个异步计数器，写出状态方程的方法同上，但每个状态方程后面要带CP 方程，该状态方程才有效。
各级触发器的状态方程为：
依次设定初态后，计算求得结果如下：
111→000→001→010→011所以电路的模为M＝7，采用421编码进行计数，
图题2.4.3
解：在钟控RS触发器（即同步RS）中，在R=S=1时， ，而如若RS同时变为“0”后， 的状态将不能确定，现在RS同时为1后不同时为“0”，所以有如下波形。
题2.4.4电路如图题2.4.4所示， 的电路是哪一些电路。
图题2.4.4
解：对(a)电路，因为是D触发器，所以有
对(b)电路，因为是RS触发器,所以有
0×
1 1 1 0
0 1 0
× 1
× 0
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1 0 1 0
0 1 1
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