多位加法器电路图解
EDA1_4位加法器原理图设计
4 位加法器原理图设计一、实验目的1、进一步掌握 Quartus Ⅱ原理图输入设计法。
2、通过4位加法器的设计，掌握原理图输入法中的层次化设计。
二、实验原理图1 半加器原理图图2 1位全加器原理图图3 4 位加法器原理图4 位加法器(如图3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成， 1位全加器又可以由两个1位的半加器和一个或门连接而成(如图2)，而1位半加器可以由若干门电路组成（如图1）。
三、实验内容本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器。
四、实验步骤1、打开QUARTUS II软件，新建一个工程adder4bit。
2、建完工程之后，再新建一个Block Diagram/Schematic File。
在原理图编辑窗口绘制如图1的半加器原理图。
点击 File ->Save，将已设计好的图文件取名为：h_adder，并存在此目录内。
3、编译。
如果发现有错，排除错误后再次编译。
直到编译通过就可以进行波形仿真了。
4、时序仿真。
建立波形文件，设置波形参量，再保存(注意: QuartusⅡ在波形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulationTool，在Simulation input中输入待仿真的波形文件即可，如图4所示) ，最后运行波形仿真。
观察分析波形。
然后将半加器 h_adder 封入库生成半加器元件了,为后续生成 1 位全加器做准备。
图4 仿真结果5、封装入库。
封将仿真调试好的半加器封装入库。
打开 h_adder.bdf文件，在File->Create/update 如图5所示。
图5 元件封装入库6、全加器原理图设计。
加法器
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
根据真值表及输入、输出的关系列出逻辑表达式如下：
把两个表达式转化为异或关系：
教学内容：
全加器
电路功能 真值表
表达式 逻辑电路
返回
根据逻辑式画出 全加器逻辑图：
全加器也可以用两 个半加器和一个或 门组成（如图）：
教学内容：
多位二进制数加法器
并行相加逐 位进位加法器
半加示意图如下： A +) B C S 进位 进位
1 +) 1 10
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
半加器真值表：
输 A
0 0 1
入 B
0 1 0
输 S
0 1 1
出 C
0 0 0
1
1
0
1
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
由半加器真值表，可列出S和C的逻辑表达式：
第二节
半 加 器 全 加 器 多位 二进 制数
加法器
加法器
计算机系统中最基本的运算器就是加法器
1.计算机中各种算术运算均要转化为加法运 算。 2.加法器分为半加器和全加器。
返回
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
半加器是用来完成两个一位二进制数求和的逻辑电 路。它只考虑本位数的相加，而不考虑低位来的进位数。
返回
练 习 二
返回
分析图组合逻辑电路功能（写出逻辑函数Y的表达式 并化简，列出真值表，说明逻辑功能）。
4位加减法并行运算电路(包括拓展8位)
4位加减法并行运算电路(包括拓展8位)二○一二～二○一三学年第一学期电子信息工程系脉冲数字电路课程设计报告书班级：电子信息工程(DB)1004班课程名称：脉冲数字电路课程设计学时： 1 周学生姓名：学号：指导教师：廖宇峰二○一二年九月一、设计任务及主要技术指标和要求➢ 设计目的1. 掌握加/减法运算电路的设计和调试方法。
2. 学习数据存储单元的设计方法。
3. 熟悉集成电路的使用方法。
➢ 设计的内容及主要技术指标1． 设计4位并行加/减法运算电路。
2． 设计寄存器单元。
3． 设计全加器工作单元。
4． 设计互补器工作单元。
5． 扩展为8位并行加/减法运算电路（选作）。
➢ 设计的要求1． 根据任务，设计整机的逻辑电路，画出详细框图和总原理图。
2． 选用中小规模集成器件（如74LS 系列），实现所选定的电路。
提出器材清单。
3． 检查设计结果，进行必要的仿真模拟。
二、方案论证及整体电路逻辑框图➢ 方案的总体设计步骤一因为参与运算的两个二进制数是由同一条数据总线分时串行传入，而加法运算的时候需要两个数的并行输入。
所以需要两个寄存器分别通过片选信号，依次对两个二进制进行存储，分别在寄存器的D c B A Q Q Q Q 端口将两个4位二进制数变成并行输出； 步骤二 为了便于观察置入两个4位二进制数的数值大小，根据人们的习惯，在寄存器的输出端，利用两个七段译码器将二进制数转化为十进制数； 步骤三通过开关选择加/减运算方式；步骤四若选择加法运算方式，对所置入数送入加法运算电路进行运算；即：9)1001()0110()0011(222==+ 【十进制：963=+】又或：15)1111()0100()1011(222==+ 【十进制：15511=+】步骤五若选择减法运算方式，对所置入数送入减法运算电路进行运算；即：2)0010()0101()0111(222==- 【十进制：257=-】又或：10)1010()1101()0011(222=-=- 【十进制：10133-=-】步骤六为了便于观察最后的计算结果，以及对最后的计算结果的正确性能做出快速的判断，根据人们的习惯，同上，将计算出的结果输入七段译码器进行译码显示。
数字逻辑 第三章 加法器.ppt
四位二进制并行加法器
三、四位二进制并加法器的外部特性和逻辑符号 1．外部特性
图中，A4、A3、A2、A1 ------- 二进制被加数； B4、B3、 B2、B1 ------- 二进制加数； F4、 F3、 F2、 F1 ------相加产生的和数； C0 --------------------来自低位的进位输入； FC4 -------------------向高位的进位输出。
a3b1
+) 乘积 Z5 a3b2 Z4 a2b2 Z3
a2b1
a1b2 Z2
a1b1
Z1
因为： ☆1位二进制数乘法 法则和逻辑“与”运算法 则相同，“积”项aibj(i =1，2，3；j=1，2)可用 两输入与门实现。 ☆对部分积求和可用 并行加法器实现。 所以：该乘法运算电 路可由6个两输入与门和1 b2 个4位二进制并行加法器构 成。逻辑电路图如右图所 示。
四位二进制并行加法器
实现给定功能的逻辑电路图如下图所示。 1) 输入端A4、A3、A2、 A1输入8421码；
2) 而从另一输入端B4、 B3、B2、B1输入二进 制数0011； 3) 进位输入端C0接上“0”；
4) 可从输出端F4、F3、F2、 F1得到与输入8421码对
应的余3码。
四位二进制并行加法器
Z5 Z4 Z3 Z 2 Z1
F4 F3 F2 F 1 FC4 T 693 C0
0
A4 A3 A2 A1
B4 B 3 B2 B1
＆
＆
＆
＆
＆
＆
b1
a3
a2
a1 0 a 3
a2
a1
FA4
F3 C3
FA3
F2
数字电路 加法器
简讲
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现 利用MSI4位加法器设计实现8位二进制加/减法器.
BM
一位加/ 一位加/减法器
08计本(2) 08计本(2
讲解:第二小组
超前计算器
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现 利用MSI4位加法器设计实现8位二进制加/减法器.
M
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
08计本(2) 08计本(2
Bi
0 0 1 1 0 0 1 1
Ci-1
0 1 0 1 0 1 0 1
Si
0 1 1 0 1 0 0 1
Ci
0 0 0 1 0 1 1 1
本位: Si = A i ⊕ Bi ⊕ Ci 1
进位:Ci = A i Bi + (A i ⊕ Bi )Ci 1
08计本(2) 08计本(2 讲解:第二小组
广东技术师范学院
压缩图
当M=0时,表示的是减法器 M=0时
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
08计本(2) 08计本(2
讲解:第二小组
实现8位二进制加/减法器 实现8 二进制加/ ——波形图(加法)
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
计本(2 计本(2)
S4 S3 S2 S1
=1
C4 A4A3A2A1 a4 a3 a2 a1
4位并行加法器
4位并行加法器
图1(a)是一个4位并行加法器的框图。
A3A2A1A0和B3B2B1B0分别为被加数和加数，CI为由低位来的进位，F3F2F1F0为和数，CO为向高位的进位。
图1 4位加法器
例1 试采用4位加法器实现1位余3码到1位8421BCD码的装化。
图2 例1的逻辑图
例2 试用4位加法器构成1位8421BCD码加法器。
图中的修正信号产生电路产生修正信号C。
由加6修正原则，可得
C = CO3 + CF>9，
CO3 是4位加法器产生的进位信号，CF>9 表示和数大于9的情况，CF>9 的卡诺图如图3(a)所示，由此得
CF>9 = F3F2 + F3F1
从而 C = CO3 + F3F2 + F3F1
图3(d)是1位的8321BCD码加法器的逻辑图。
图3 例2逻辑图导出过程
图4是用2个4位加法器模块构成8位加法器的逻辑图。
图4 8位加法器。
用两片4位全加器74LS83和门电路设计一位8421BCD码加法器
用两片4位全加器74LS83和门电路设计一位8421BCD 码加法器
由于一位8421BCD 数A 加一位数B 有0到18这十九种结果。
而且由于显示的关系 当大于9的时候要加六转换才能正常显示，所以设计的时候有如下的真值表：
由前16项有 （1）
3210321032103210321032103231
Y S S S S S S S S S S S S S S S S S S S S S S S S S S S S =+++++=+
(2)由后10项有
1O Y C ==
由（1）（2）有Y =C O +S 3S 2+S 3S 1 理论图如下
由于用与非门比较方便所以我们选用了与非门电路 有以下两种选择：
(1)443424434244342Y=C +S S +S S =C +S S +S S C +S S +S S = 这种方式用一片74LS00和一片74LS10可以实现 (2)443424434244342Y=C +S S +S S =C +S S +S S C S S S S =∙∙
这种方式用两片74LS00可以实现
但是第一种方式简单所以我们选用了第一种方式得到了如下的理论图:
数A 数B
1
≥
实验器材：面包板、导线若干、7段数码管两个、74LS00 一片74LS83、两片74LS10、一片74LS48、电源、镊子、拔线钳、剪线钳等。
步骤： （1） 如图连线。
（由于8421BCD 的译码电路前面的实验已经做好所以可以
直接使用。
）
（2） 接上电源并测试。
（3） 查看是否与数A 加数B 的结果符合。
数A 数
B。
组合逻辑电路(加法器)
Ci m3 m5 Ai Bi ( Ai Bi )Ci 1 Ai Bi
全加器的逻辑图和逻辑符号
Si m1 m2 m4 m7 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai ( BiCi 1 BiCi 1 ) Ai ( BiCi 1 BiCi 1 ) Ai ( Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai Bi Ci 1
加法器
半加器和全加器
1、半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑 电路称为半加器.
半加器真值表 Ai Bi 0 1 0 1 Si 0 1 1 0 Ci 0 0 0 1
本位 的和 向高 位的 进位
Ai Bi
=1
Si Ci
加数
0 0 1 1
&
半加器电路图 Ai Bi ∑
CO
Si Ci
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
0
0
1
1
被加数/被减数
加数/减数
加减控制
BCD码+0011=余3码
C0-1＝0时，B0=B，电路 执行A+B运算；当C0-1＝1 时，B1=B，电路执行A －B=A+B运算。
3、二-十进制加法器
修正条件 C C3 S3S2 S3S1
8421 BCD 输出 S3 ' S2 ' S1 ' S0' 4 位二进制加法器 C0-1 A1 A0 B3 B2 B1 B0
4位超前进位加 法器递推公式
S 2 P2 C1 1G0 P 2P 1P 0C0 1 C2 G2 P2C1 G2 P2G1 P2 P S3 P3 C2 1G0 P 3P 2P 1P 0C0 1 C3 G3 P3C2 G3 P3G2 P3 P2G1 P3 P2 P
四位超前进位加法器原理
超前进位加法器原理74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚如图1所示：图1 74283管脚图其真值表如下所示：表1 4位超前进位加法器真值表由全加器的真值表可得Si 和Ci的逻辑表达式：定义两个中间变量Gi 和Pi：当Ai ＝Bi＝1时，Gi＝1，由Ci的表达式可得Ci＝1，即产生进位，所以Gi称为产生量变。
若Pi ＝1，则Ai·Bi＝0，Ci＝Ci-1，即Pi＝1时，低位的进位能传送到高位的进位输出端，故Pi称为传输变量，这两个变量都与进位信号无关。
将Gi 和Pi代入Si和Ci得：进而可得各位进位信号的逻辑表达如下：根据逻辑表达式做出电路图如下：逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：电路网表如下：*xor 2.subckt xor2 a b c d fmxorpa 1 a vdd vdd pmos l=2 w=8 mxorpb f d 1 vdd pmos l=2 w=8 mxorpc 2 b vdd vdd pmos l=2 w=8 mxorpd f c 2 vdd pmos l=2 w=8 mxorna f a 3 0 nmos l=2 w=4 mxornb 3 b 0 0 nmos l=2 w=4 mxornc f c 4 0 nmos l=2 w=4 mxornd 4 d 0 0 nmos l=2 w=4.ends xor2*and2.subckt and2 a b fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=4 mandnb 1 b 0 0 nmos l=2 w=4.ends and2*and3.subckt and3 a b c fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=6 mandnb 1 b 2 0 nmos l=2 w=6 mandnc 2 c 0 0 nmos l=2 w=6.ends and3*and4.subckt and4 a b c d fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandpd f d vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=8 mandnb 1 b 2 0 nmos l=2 w=8 mandnc 2 c 3 0 nmos l=2 w=8 mandnd 3 d 0 0 nmos l=2 w=8.ends and4*or2.subckt or2 a b fmorpa 1 a vdd vdd pmos l=2 w=8 morpb f b 1 vdd pmos l=2 w=8mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4.ends or2*or3.subckt or3 a b c fmorpa 1 a vdd vdd pmos l=2 w=12 morpb 2 b 1 vdd pmos l=2 w=12 morpc f c 2 vdd pmos l=2 w=12mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4.ends or3*or4.subckt or4 a b c d fmorpa 1 a vdd vdd pmos l=2 w=16 morpb 2 b 1 vdd pmos l=2 w=16 morpc 3 c 2 vdd pmos l=2 w=16 morpd f d 3 vdd pmos l=2 w=16mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4mnd f d 0 0 nmos l=2 w=4.ends or4*not.subckt not a fmnotpa f a vdd vdd pmos l=2 w=4 mnotna f a 0 0 nmos l=2 w=2.ends not *反相器*or21.subckt or21 a b fxor2 a b 1 or2xnot 1 f not.ends or21 *2输入或门*or31.subckt or31 a b c fxor3 a b c 1 or3xnot 1 f not.ends or31 *3输入或门*or41.subckt or41 a b c d fxor4 a b c d 1 or4xnot 1 f not.ends or41 *4输入或门*xor21.subckt xor21 a b fxm a A5 notxn b B5 notxxor a b A5 B5 f xor2.ends xor21 * 2输入异或门*and21.subckt and21 a b fxand2 a b 1 and2xnot 1 f not.ends and21 *2输入与门*and31.subckt and31 a b c fxand3 a b c 1 and3xnot 1 f not.ends and31 *3输入与门*and41.subckt and41 a b c d fxand4 a b c d 1 and4xnot 1 f not.ends and41 *4输入与门xxor211 a1 b1 p1 xor21xxor212 a2 b2 p2 xor21xxor213 a3 b3 p3 xor21xxor214 a4 b4 p4 xor21xand211 a1 b1 g1 and21xand212 a2 b2 g2 and21xand213 a3 b3 g3 and21xand214 p1 c0 m0 and21xor211 m0 g1 c1 or21 *进位C1xand311 p2 p1 c0 m1 and31xand215 p2 g1 m2 and21xor312 g2 m1 m2 c2 or31 *进位C2xand411 p3 p2 p1 c0 m3 and41xand313 p3 p2 g1 m4 and31xand216 p3 g2 m5 and21xor412 m3 m4 m5 g3 c3 or41 *进位C3xxor215 p1 c0 s1 xor21 *输出s1xxor216 p2 c1 s2 xor21 *输出s2xxor217 p3 c2 s3 xor21 *输出s3xxor218 p4 c3 s4 xor21 *输出s4.include "c:\lib\130nm_bulk.l"tt.opt scale=0.05u.global vdd gndvdd vdd 0 1.2va1 a1 0 pulse 1.2 1.2 20n 1f 1f 30n 100nva2 a2 0 pulse 0 0 20n 1f 1f 30n 100nva3 a3 0 pulse 0 0 20n 1f 1f 30n 100nva4 a4 0 pulse 0 0 20n 1f 1f 30n 100nvb1 b1 0 pulse 1.2 1.2 20n 1f 1f 30n 100n vb2 b2 0 pulse 1.2 1.2 20 1f 1f 30n 100nvb3 b3 0 pulse 0 0 20n 1f 1f 30n 100nvb4 b4 0 pulse 1.2 1.2 20n 1f 1f 30n 100nvc0 c0 0 pulse 0 0 4n 1f 1f 0n 100n.tran 1n 100n.plot tran v(s1).plot tran v(s2).plot tran v(s3).plot tran v(s4).end。
组合逻辑电路—加法器(电子技术课件)
例. 用74283构成将8421BCD码转换为余3码的码制转换电路 。
8421码
0000 0001 0010
+0011 +0011 +0011
余3码
0011 0100 0101
8421码输入 0011
A3 A2 A1 A0 B3 B2 B1 B0
CCO
O
S3
74283 S2 S1 S0
C–1 0
余3码输出
A B Ci Co AB + ABCi + ABCi
AB + (A B)Ci
A
A B A B Ci S
B
AB CO
CO ( A B)Ci
Ci
≥1 Co
A S B Ci C I C O CO
任务一：加法器
加法器的应用
全加器真值表
AB C SC 0 0 00 0 0 0 11 0 0 1 01 0 0 1 101 1 0 01 0 1 0 10 1 1 1 00 1 1 1 11 1
➢ 不考虑低位进位，将两个1位二进制数A、B相加的器件。
• 半加器的真值表 • 逻辑表达式
S AB+ AB C = AB
如用与非门实现最少要几个门?
A
半加器的真值表
=1
S
A
B
BA
B
S
C
0000
1010
& C=AB
0110
1101
• 逻辑图
任务一：加法器
（2） 全加器（Full Adder）
全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出
余 3 码输出
A3 B3 A2 B2 A1 B1 A0 B0
加法器(Adder) 数电课件
2. 分析
半加器有两个输入：加数 、被加数Ai ；两个输出：B和i 输出 、进位输出 。
Si
Ci
3. 真值表
半加器的真值表如表4.2.1—1所示。
表4.2.1—1
4. 逻辑函数表达式
半加器的逻辑函数表达式为
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
5. 逻辑电路图
定
。
An1 An、2 L A2 A1 A0 Cn1Cn2 L C2C1C0
B和n1Bn给2出L，B便2可B1以B直0 接C确01
方法二
C0 P0C01 G0
C1 P1C0 G1
P1 P0C01 G0 G1
C2 P2C1 G2
P2 P1 P0C01 G0 G1 G2
图4.2.5—3 Ⅰ. 加减控制输入为0时，该电路实现加法运算； Ⅱ. 加减控制输入为1时，该电路实现减法运算（补码加法）。
返回
半加器的逻辑函数表达式为
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
5. 逻辑电路图
半加器的逻辑电路图如图4.2.1—1所示。
（公式4.2.1） （公式4.2.2）
图4.2.1—1
6. 逻辑符号
半加器的逻辑符号如图4.2.1—2所示。
图4.2.1—2
二、全加器（Full Adder）
依次递推可知，只要
定
。
An1 An、2 L A2 A1 A0 Cn1Cn2 L C2C1C0
B和n1Bn给2出L，B便2可B1以B直0 接C确01
四位超前进位加法器的逻辑电路图如图4.2.3—2所示。 图4.2.3—2
四、中规模集成加法器
四位加法器的电路图
武汉大学教学实验报告
信息管理学院信息管理与信息系统专业2015年9月14 日
一、半加器
两个一位二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
所谓“半加”，就是只考虑两个加数本身的求和，而没有考虑地位来的进位数。
半加器逻辑图及符号
二、全加器
全加器可用两个半加器和一个或门组成，如图所示。
A i和B i在第一个半加器中相加，得出的和再跟C i-1在第二个半加器中相加，即得出全加和S i。
两个半加器的进位数通过或门输出作为本位的进位数C i。
全加器逻辑图及符号
三、74238
74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
四位超前进位加法器真值表：
进而可得各位进位信号的逻辑表达如下：（来自参考资料）
电路图如下（来自参考资料）
四、四位二进制串行进位加法器逻辑图
五、四位二进制串行进位加法器电路图如下。
4.3 加法器解析
功能：实现两个四位二进制数相加。 特点：电路结构简单，但运算速度慢。
2.超前进位加法器
第四章 组合逻辑电路
通过逻辑电路事先得出每一位全加器的进位输入信号。 C3
超前进位电路
A3 B3 A2 B2 A1 B1 A0 B0 C0-1
CI
Σ
S3 S2 S1 S0
CI Σ
Σ CI
CI Σ
超前进位电路图
特点：运算速度快，电路比较复杂。
S i Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
( Ai Bi )Ci 1 ( Ai Bi )Ci 1 Ai Bi Ci 1
Ci Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
第四章 组合逻辑电路
4.3 加法器
• 定义
能够实现二进制加法运算的逻辑电路称为加法器。
• 分类
加法器 一位加法器
多位加法器
半加器 全加器
第四章 组合逻辑电路
4.3.1 半加器和全加器
• 定义 半加器：只能进行本位加数、被加数的加法运算 而不考虑相邻低位进位的逻辑部件。 全加器：能同时进行本位加数、被加数和相邻 低位的进位信号的加法运算的逻辑部件。
4.多位加法器的应用举例
例4.3.1 设计一个代码转换电路，将8421BCD码转换为 余3码，用74HC283实现。 解： （1） 依据逻辑功能，确定输入、输出变量 输入变量：8421BCD码DCBA 输出变量：余3码Y3Y2Y1Y0
第四章 组合逻辑电路
（2）真值表
例4.3.1的逻辑真值表 输入8421BCD码 输出余3码
Ai Bi ( Ai Bi )Ci-1
数字逻辑课程设计---全加器的多位加法器电路系统
数字课程设计论文一个全加器的多位加法器电路系统主负责成员：组队成员：所在系：年级专业：指导老师：2011年6 月15日摘要随着科技的日益发展，电子技术领域的发展有了很大的跨越。
加法器在人们的生活中得到了广泛的运用，尤其在计算机方面的内部硬件中更是必不可缺。
我们可以使用多位加法器来实现多位二进制数加法的运算，这样，我们就实现了计算机里面二进制数码的计算的一小部分。
为了能检验这样的效果，我们设计只用一个全加器实现多位二进制数相加的电路系统。
在该设计中，我们主要针对两个四位二进制数相加而出发，该设计采用了双移位寄存器74LS194芯片为整个设计的核心，这样就达到了两个一位二进制数可以实现两个四位二进制数的相加。
该设计的思想是：将74LS283这种四位二进制数超前进位加法器的A3A2A1三个运算输入端都连接到5V的电源，以及B3B2B1三个运算输入端都连接地，这样就可以实现两个一位二进制数的相加。
再借助两个双移位寄存器74LS194分别对74LS283加法器中的A和B两个输入的二进制数（1或0）的移位。
为了解决两个二进制数相加中出现的进位问题，我们在该电路中添加了一个74LS74的触发器来对两个二进制数的进位的保存和输出。
以上的设计思路可以通过加法器、移位寄存器以及触发器来帮助我们实现四位二进制的加法。
最后，我们可以借助5个二极管来显示我们要设计的效果。
整个硬件实物完成后可以通过电路箱进行供电，使用方便；显示的效果相对较小，操作简单。
只要手动控制A和B的输入、点动移位开关以及脉冲开关就可以看到效果。
关键词：74LS283超前进位加法器双移位寄存器74LS19474LS74触发器四位二进制的加目录1、前言 (4)2、测量范围 (4)3、方案设计 (4)3.1 方案设计简图 (4)3.2系统硬件各部分介绍组成 (5)3.2.1．74LS194寄存器介绍 (5)3.2.2. 74LS74触发器介绍 (7)3.2.3.74LS283加法器介绍 (12)4、电路箱上的电路设计 (16)4.1设计思想 (16)4.2原理图设计 (18)5、Multisim软件上的仿真 (19)6、实验及调试 (19)6.1、硬件实物 (19)6.2 硬件实物说明与使用说明 (20)6.2.1硬件实物说明 (20)6.2.2 使用说明 (21)7、操作结果评价 (21)8、结束语 (22)1、前言通过采用移位寄存器对一位二进制数的加法器移位来实现四位二进制数的加法器，它可以帮助我们实现两个四位二进制数的相加。
八位二进制加法器
第三章系统综述、总体电路图
1、系统综述：
加法电路是计算机电路中最基本的电路部分，在本次设计中，我们设计的是八位二进制相加和三位十进制相加并在数码管显示，我们采用74LS283来实现最基本的加法电路模块，再经过补充和修改加法电路，最终能实现本课题所要求
1
0 1
1
1 0
1
1 1
0
7404芯片
功能表管脚图
输入（A）
输出（B）
0
1
1
0
逻辑符号
7408芯片
功能表管脚图逻辑符号
输入
输出
A B
C
0 0
0
0 1
0
1 0
0
1 1
1
7410芯片
功能表管脚图逻辑符号
74133芯片
功能表
管脚图逻辑符号
74161
功能表管脚图
CP
RD
LD
EP
ET
D
C
B
A
QD
QC
QB
QA
x
选择74LS283超前进位并行加法器的组合形成8421BCD码加法器
编码器与74LS283加法器相接，通过8421BCD码加法器串接可以计算三位十进制数的加法运算，输出结果通过数码管显示
2、总体设计方案论证及选择
加法器方案设计
方案一：
当有多位数相加，则可采用并行相加串行进位的方式来完成。例如，有两个４位二进制数A3A2A1A0和B3B2B1B0相加，可以采用两片内含两个全加器或1片内含４个全加器的集成电路组成，其原理图如下图所示：
设计要求：
1.八位二进制加数与被加数的输入
FPGA多位加法器的原理图设计
FPGA多位加法器的原理图设计实验⼆多位加法器的原理图设计⼀、实验⽬的①进⼀步掌握Qurtus II原理图输⼊法的编辑、编译（综合）、仿真和编程下载的操作过程。
②掌握⽤原理图输⼊法设计4位加法器电路的⽅法，并通过电路仿真和硬件验证，进⼀步了解4位加法器的功能。
③在Quartus II软件中，掌握⽤原理图进⾏顶层设计的⽅法。
⼆、实验原理4位加法器的元件符号如图2.1所⽰，其中[A3..0]和[B3..0]是加法器的两个4位⼆进制数加数输⼊端，CIN是低位进位输⼊端，SUM[3..0]是加数之和输出端，COUT是向⾼位进位的输出端。
图2.1 4位加法器元件符号三、实验设备①EDA实训仪1台。
②计算机1台（装有QuartusⅡ软件）。
四、实验内容在QuartusⅡ软件中，将实验⼀中的1位全加器电路⽣成1个元件符号，然后新建⼀个4位加法器的⼯程，利⽤⽣成的1位全加器元件，⽤原理图的⽅法设计出4位的加法器电路，然后进⾏编辑、编译（综合）、仿真，引脚的锁定，并下载到EDA实训仪中进⾏验证。
注：⽤EDA实训仪上的拨动开关S3~S0作为加数A，S7~S4作为加数B，S8作为低位进位输⼊端CIN，⽤数码管SEG0作为和输出端SUM[3..0]，⽤发光⼆极管L0作为进位输出端COUT。
五、实验预习要求①查阅资料，复习有关多位加法器的内容，并认真阅读实验指导书，分析、掌握实验原理。
②利⽤实验⼀中的1位全加器电路⽣成的元件符号，设计出4位加法器的电路图。
1、⼀位加法器的原理图输⼊：2、四位加法器的原理图输⼊：3、四位加法器引脚锁定：六、实验总结①进⼀步总结⽤QuartusⅡ软件的原理图输⼊法进⾏数字电路设计的⽅法及步骤。
答：1、建⽴⼯程项⽬（⽂件夹、⼯程名、芯⽚选择）；2、编辑设计⽂件（元件、连线、输⼊输出、检查电路正确性）；3、引脚锁定（参考⽂件锁定输⼊输出引脚）；4、编译下载；5、硬件调试。
②对本次实验进⾏总结并完成思考题。
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多位加法器电路图解
前面讲过，半加器实现两个1位二进制数相加时不考虑低位的进位，输出变量只有两个（加数和被加数），而全加器实现两个1位二进制数相加时则考虑低位的进位，输入变量有3个（加数、被加数和低位的进位）。
多位二进制数相加的特点是：最低位时两个数最低位的相加，不需考虑进位。
其余各位都是3个数相加，包括加数、被加数和低位送来的进位。
任何位相加都产生本位和与向高位的进位两个结果。
因此要进行多位二进制数相加，最简洁的方法是将多个1位加法器进行级联，称为串行进位加法器。
图1与图2所示都是4位串行进位加法器。
图1所示电路中最低位都是半加器，其余各位是全加器，图2所示电路中都是全加器，最低位全加器的CI端接0。
从图中可见，两个4位相加数A3A2A1A0和B3B2B1B0的各位同时送到相应全加器的输入端，进位数串行传送，相加的结果是CO，S3S2S1S0。
1位加法器的个数等于相加数的位数。
图1 4位加法器电路(最低位是半加器)图2 4位加法器电路(最低位是全加器) 串行进位加法器的优点是电路比较简洁，缺点是速度比较慢。
由于进位信号是串行传递，最终一位的进位输出CO3要经过4位全加器传递之后才能形成。
假如进位增加，传输延迟时间将更长，工作速度更慢。
为了提高速度，人们又设计了一种多位数快速进位（又称超前进位）
的加法器。
所谓快速进位，是指加法运算过程中，各级进位信号同时送到各位全加器的进位输入端。
现在的集成加法器大多采纳这种方法。
74LS283是一种典型的快速进位的集成4位二进制加法器。
图3所示为74LS283加法器的图形符号。
图3 74LS283型4位加法器的图形符号一片74LS283只能进行4位二进制数的加法运算，将多片74LS283进行级联，就可扩展加法运算的位数。
用2片74LS283组成的8位二进制数加法电路如图4所示。
图4 8位二进制数加法器电路。