超前进位加法器设计

湖南师范大学职业技术学院（工学院）实验数据报告单

实验课程：计算机组成原理

实验题目：超前进位加法器设计

实验日期： 2011年 10 月 25 日

专业：计算机科学与技术年级：09级班级:04班姓名：涂小康学号：2009180414

一．实验目的

（1）掌握超前进位加法器的原理及其设计方法。

（2）熟悉CPLD应用设计及EMA软件的使用。

二．实验内容

（1）设计电路原理图.

（2）了解加法器的工作原理，掌握超前进位产生电路的设计方法.

（3）正确将电路原理图下载到试验箱中.

（4）正确通过实验箱连线实现4位二进制数的相加并得到正确结果

三.实验原理

加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位进来的进位信号。

串行加法器运算速度慢，其根本原因是每一位的结果就要依赖于低位的进位，因而可以通过并行进位的方式来提高效率。只要能设计出专门的电路，使得每一位的进位能够并行地产生而与低位的运算情况无关，就能解决这个问题。可以对加法器进位的逻辑表达式做进一步的推导：

C o=0

C i+1=A i B i+A i C i+B i C i=A i B i+(A i+B i)C i

设

G i=A i B i

P i=A i+B i

则有：

C i+1=g i+p i C i

=g i+p i(g i-1+p i-1C i-1)

=g i+p i(g i-1+p i-1(g i-2+p i-2C i-2))

…

=g i+p i g i-1+p i p i-1g i-2+…+p i p i-1… p1p0+p i p i-1…p1p0C0

由于g i、p i只和A i、B i有关，这样C i=1就只和A i、A i-1、…、A0，B i、B i-1、…、B0及C0有关。所以各位的进位C i、C i-1…、C1就可以并行产生，这种进位就叫超前进位。

根据上面的推导，随着加法器位数的增加，越是高位的进位逻辑电路就会越复杂，逻辑器件使用也就越多。事实上我们可以继续推导进位的逻辑表达式，使得某些基本逻辑单元能够复用，且能照顾到进位位的并行产生。

定义：G i,j=g i+P i g i-1+p i p i-1g i-2+…+p i p i-1…p j+1g j

P i,j=p i p i-1…p j+1p j

则有

G i,j=g i

P i,j=p i

G i,j =G i,k +P i,k G k-1,j P i,j =P i,k P k-1,j C i+1=G i,j +P i,j C j

从而可以得到表1-1-2所示的算法，该算法为超前进位算法的扩展的算法，这里实现的是8位加法器的算法。

表1-1-2 超前进位扩展算法

图1全加器逻辑电路图

本算法的核心思想是把8位加法器分成两个4位加法器，先求出低4位加法器的各个进

位，特别是向向4位加法器的进位C4然后，高4位加法器把C4作为初始进位，使用低4位加法器相同的方法来完成计算。每一个4位加法器在计算时，又分成了两个2位的加法器。如此递归。

四.实验结果与分析

1、输入:00100000 00110000

结果:01010000

2、输入:10100001 01100001

结果:100000010

两次输入皆是以CON单元SD17…SK10八个二进制开关为被加数A，SD07…SD00八个二进制开关为加数B,K7用来模拟来自低位的进位信号，相加的结果在CPLD单元的L7－L0八个LED灯显示，相加后向高位进位用CPLD单元的L8灯显示。

分析：

能过这次验，让我对实验的仪器有了更深一步的认识和了解，并对Quartus II软件以及如何联机操作有了更深的了解。同时在也了解了在做任何事的过程中都要仔细，一个小小的失误都可能导致结果的不正确。

实验成绩：

指导老师签名: