安工大数字逻辑实验报告

《数字逻辑》

实验报告

指导老师：陶陶

学号：139074083

姓名：李瑞贤

班级：计133班

日期：2015.5.28

实验一名称：3-8译码设计

一、实验任务

设计一个3-8译码器。

二、填写表格

A B C LED

0 LED

1

LED

2

LED

3

LED

4

LED

5

LED

6

LED

7

0 0 0 亮灭灭灭灭灭灭灭

1 0 0 灭灭灭灭亮灭灭灭

0 1 0 灭灭亮灭灭灭灭灭

1 1 0 灭灭灭灭灭灭亮灭

0 0 1 灭亮灭灭灭灭灭灭

1 0 1 灭灭灭灭灭亮灭灭

0 1 1 灭灭灭亮灭灭灭灭

1 1 1 灭灭灭灭灭灭灭亮

三、实验原理图：

三八译码器由三个输入端编码，输出有八个输出端。用与门以及非门通过“导线”连接而成。

四、实验步骤：

1)打开软件max+plus2，建立新目标文件开始画图。并保存原图，设

置项目指向。

2)选择芯片类型

本实验选择EPF10K10LC84-3芯片

3)编译配置

4)时序仿真：

由仿真结果可以看出，本实验仿真成功。

五、错误分析：

连线时，线条不能连接到器件内部，否则会出现编译错误。同时，添加激励脉冲时a，b，c分别为2倍的关系。加错激励信号结果也将不正确。

实验二名称：全加全减器设计

一、实验任务

设计并实现一个一位全加全减器。

二、实验原理图

a，b，c为三个输入端，分别输入0或者1，m为控制端当m=1是全减器，m=0时是全加器，输出端s表示结果，y代表进位或借位。

三、实验步骤：

1）打开软件max+plus2，建立新目标文件开始画图。并保存原图，设置项目指向。

2）选择芯片类型

本实验选择EPF10K10LC84-3芯片

3）编译配置

4）时序仿真：

由仿真结果可以看出，全加全减器仿真成功。

实验三7段显示译码器的优化实现1.设计电路及说明

电路如下：

设计：由7段译码器的特性可以做出真值表，由真值表可推出输

出项与输入项的逻辑函数表达式（表达式中输入项应尽量少，便于设计电路），由逻辑表达式可以设计电路实现，书中输出项 直接由输入项组合而成，中间过程可由4线-16出译码器代替。 输入项：A3、、B 、A ；

4线-16出输出项：Y0、Y2，，，，Y15。

其中0

1239012380123701236012350123401233012320123101230

A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y ==========

Y10=

0223A A A A Y11=0223A A A A Y12= A A A A 0123

Y13=0123A A A A Y14=0123A A A A Y15=0223A A A A

可得： 译码器输出项

a =Y0+Y5+Y13 b=Y13+Y9 c=Y10+Y2 d=

Y1+Y5+Y13+Y7+Y15

e=A0+Y5+Y13

f=Y1+Y7+Y15+ 12A A g=Y0+Y1+Y7+Y15

2.软件仿真结果：

3.硬件仿真结论：

在硬件上连好模拟电路，由LED 灯是否亮检测结果第一次不符合实际，经检查后因为器件的编程下载对象选错，改正后结果符合真值表，得到全加器/全减器电路。

实验四 扫描显示电路的驱动

评阅人： 评阅日期： 年 月 日成绩 一、实验目的

1、 了解 8 位 7 段数码管显示模块的工作原理，采用 HDL （硬件描述语言）设计标准扫描驱动电路模块，为后续实验做准备。

2、初步掌握逻辑电路的层次式设计方法。

三、实验内容

1. 用拨码开关产生8421BCD 码，用EPLD 产生字形编码电路和扫描驱动电路，然后进行仿真，观察波形，正确后进行设计实现，适配划分。调节时钟频率，感受“扫描”的过程，并观察字符亮度和显示刷新的效果。

2. 编一个简单的从0~F 轮换显示十六进制数的电路。

四、实验原理

4 位拨码开关提供8421BCD 码，经译码电路后成为7 段数码管的字形显示驱动信号（A……G）。扫描电路通过可调时钟输出片选地址SEL[3..0]。由SEL[3..0]和（A……G）决定8 位中的哪一位显示和显示什么字形。SEL[3..0] 变化的快慢决定了扫描频率的快慢。

五、实验报告

1、一个7 段数码管可产生多少种字符，产生所有字符需要多少根译码的信号线。

答：一个7段数码管可产生2^7=128种字符,产生所有字符至少需要7根被译码信号线。但假如只编译0-F，16个字符，则至少只需要4根被译码信号线

2、你在实验中采用的扫描频率是多少？

答：最低扫描频率为256Hz，我采用的扫描频率是265Hz

3、结合本实验，简述逻辑电路的层次式设计方法的基本步骤。

答：

4、实验中存在的问题和解决方法。

实验五用JK触发器设计同步8421 码加法计数器

评阅人：评阅日期：年月日成绩实验报告：

一、实验要求

1.用JK 触发器设计同步8421 加法计数器。

2.用实验十一的“扫描显示电路”进行显示，具体连线根据每个实验内容完成时的管脚划分和定义，同相应的输入、输出接口功能模块连接。

3.实验结果由指导教师现场检查。

1、按照同步时序电路的设计方法写出设计过程，画出逻辑图。

（1）确定触发器的个数。首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足n≤2K,K为实现这来状态所需要的触发器的个数。（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。）

（2）列出状态转移真值表。根据状态列出状态转移真值表，也称状态表、状态转移表。

（3）触发器选型。选择合适的触发器JK-FF。根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。

（4）.求出输出方程。根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。

( 5)画出逻辑图。根据输入方程、输出方程画出逻辑电路图。

（6）讨论设计的电路能否自启动。在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。

2、画出包含仿真方案的总体逻辑图（可以分层描述）

3、实验中存在的问题和解决方法

答：时序逻辑器件的清零端和置1端。如果是低电平有效，则正常工作时这两端都接1。反之如果是高电平有效，则正常工作时这两端都接0

实验六用74LS161 采用清零和置数法组成六十进制和

二十四进制计数器

一、实验要求

1.用74LS161 采用清零和置数法组成六十进制和二十四进制计数器。

2.具体连线根据每个实验内容完成时的管脚划分和定义，同相应的输入、输出接口功能模块连接。

3.实验结果由指导教师现场检查。

说明：

计数时钟频率CKCNT<0.5Hz；扫描时钟频率CLKDSP>40Hz。

1、写出74161 的功能表，并指出此功能表能给出那些对实现模数变换有用的信息。

2、画出你实现的六十进制和二十四进制计数器的连线图。

60

24

3、根据软件仿真结果画出仿真波形（要反映计数循环）。

60

24

4、实验中存在的问题和解决方法。

实验八字节锁存器

一、实验要求

1.设计一个字节锁存器。

2.实验结果由指导教师现场检查。

二、实验报告

实验九利用参数模块化库实现ROM

一、实验要求

1.设计一个256X8 的ROM。

2.实验结果由指导教师现场检查。

二、实验原理

1、进入原理图编辑界面，从mega_lpm 元件库中选择lpm_rom。

4、硬件仿真方案。

●给定任何一个8 位地址，可以从ROM 中读出一个字节，这个字节需要

用 2 个LED 数码管来显示，这两个LED 必须分时驱动。

●可以用AHDL 设计一个半字节分离电路，负责将一个字节的内容拆成2

个半字节，每个半字节是一个16 进制数，经过7 段译码器deled 的处理，可以用一个LED 数码管显示。

●此半字节分离电路受一个控制信号sel0 的控制，当sel0=0 输出低四位，

当sel0=1 输出高四位。为实现刷新显示，此sel0 信号可以由一个T’FF 产生，当sel0 在时钟控制下反复出现0-1-0-1 时，即可重复显示低 4 位-高四位-低4 位-高四位。只要时钟频率足够高，就可看到一个字节的完整显示效果。

●至于选择哪两个LED 数码管显示，简单的办法可以让驱动8 字形数码

管所需的sel2,sel1 固定接高电平或固定接低电平，而将T’FF 的输出提供给驱动8 字形数码管所需的sel0。这样，就意味着选择最左边（sel2sel1sel0=110,111 ）或最右边

(sel2sel1sel0=000,001)的的2 个数码管显示ROM 内容。

此方案的优点：结果判读直观

缺点：附加电路稍复杂。

层次式显示：

rom256_8_led.gdf：

字节 半字节分离电路half_byte 的AHDL 描述：

subdesign half_byte

(

din[7..0]:input; sel0:input;

dout[3..0]:output;

)

begin if !sel0 then

dout[3..0]=din[3..0]; else

dout[3..0]=din[7..4]; end if;

end;

评阅人：评阅日期：年月日成绩实验报告：

1、写出你在实验中自定义的存储器初始化文件（.mif 文件）的内容（要求与示例不同）

DEPTH = 256; % Memory depth and width are required %

WIDTH = 8; % Enter a decimal number %

ADDRESS_RADIX = HEX; % Address and value radixes are optional %

DATA_RADIX = HEX; % Enter BIN, DEC, HEX, or OCT; unless %

% otherwise specified, radixes = HEX %

-- Specify values for addresses, which can be single address or range

CONTENT

BEGIN

[0..F] : 00; % Range-- address from 0 to F = 00 %

[10..1F] : 11; % Range-- address from 10 to 1F = 11 %

[20..2F] : 22; % Range-- address from 20 to 2F = 22 %

[30..3F] : 33; % Range-- address from 30 to 3F = 33 %

[40..4F] : 44; % Range-- address from 40 to 4F = 44 %

[50..5F] : 55; % Range-- address from 50 to 5F = 55 %

[60..6F] : 66; % Range-- address from 60 to 6F = 66 %

[70..7F] : 77; % Range-- address from 70 to 7F = 77 %

[80..8F] : 88; % Range-- address from 80 to 8F = 88 %

[90..9F] : 99; % Range-- address from 90 to 9F = 99 %

[A0..AF] : AA; % Range-- address from A0 to AF = AA %

[B0..BF] : BB; % Range-- address from B0 to BF = BB %

[C0..CF] : CC; % Range-- address from C0 to CF = CC %

[D0..DF] : DD; % Range-- address from D0 to DF = DD %

[E0..EF] : EE; % Range-- address from E0 to EF = EE %

[F0..FF] : FF; % Range-- address from F0 to FF = FF %

END

2、假定要用LPM_ROM 实现4 位二进制码到典型gray 码的转换，请你画出ROM 阵列图，

确定ROM 容量，并由此给出LPM_ROM 的配置参数和.mif 文件内容。

容量为2^4*4

Mif文件：DEPTH = 16；WIDTH = 4

3、实验存在的问题和解决方法。

不同的rom需要设置不同的参数

实验九任意整数分频器设计

实验内容

通过File-New新建一个Verilog HDL File，输入图4和图5所示内容（//引导的注释可不输），并存盘为int_div.v，并加入工程（也可直接将提供的int_div.v作为元件加入到工程中）。这是一个任意整数分频模块

//*******************************************************//

// 任意整数分频模块//

//*******************************************************//

//功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。

//其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH)

//若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。

//若分频系数为偶数，则输出时钟占空比为50%；

//若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分

//频系数（当输入为50%时，输出也是50%）。

//--------------------------------------------------------

//奇数倍分频:三倍分频的时序图如下所示。

// 1 2 3 4 5 6

//clock |--|__|--|__|--|__|--|__|--|__|--|__|

//clk_p_r |_____|-----------|_____|-----------|

//clk_n_r ---|_____|-----------|_____|---------

//clk_out |________|--------|________|--------|

module int_div(clock,clk_out);

//I/O口声明

input clock; //输入时钟

output clk_out; //输出时钟

//内部寄存器

reg clk_p_r; //上升沿输出时钟

reg clk_n_r; //下降沿输出时钟

reg[F_DIV_WIDTH - 1:0] count_p;//上升沿脉冲计数器

reg[F_DIV_WIDTH - 1:0] count_n;//下降沿脉冲计数器

//参数--分频系数

parameter F_DIV = 48000000; //分频系数<<<<-----修改这里

parameter F_DIV_WIDTH = 32; //分频计数器宽度

wire full_div_p; //上升沿计数满标志

wire half_div_p; //上升沿计数半满标志

wire full_div_n; //下降沿计数满标志

wire half_div_n; //下降沿计数半满标志

//判断计数标志位置位与否

assign full_div_p = (count_p < F_DIV - 1);

assign half_div_p = (count_p < (F_DIV>>1) - 1);

assign full_div_n = (count_n < F_DIV - 1);

assign half_div_n = (count_n < (F_DIV>>1) - 1);

//时钟输出

assign clk_out = (F_DIV == 1) ? clock : (F_DIV[0] ? (clk_p_r & clk_n_r) : clk_p_r);

//上升沿脉冲计数

always @(posedge clock)

begin

if(full_div_p)

begin

count_p <= count_p + 1'b1;

if(half_div_p)

clk_p_r <= 1'b0;

else

clk_p_r <= 1'b1;

end

else

begin

count_p <= 0;

clk_p_r <= 1'b0;

end

end

//下降沿脉冲计数always @(negedge clock) begin

if(full_div_n)

begin

count_n <= count_n + 1'b1; if(half_div_n)

clk_n_r <= 1'b0;

else

clk_n_r <= 1'b1;

end

else

begin

count_n <= 0;

clk_n_r <= 1'b0;

end

end

endmodule