数字逻辑实验报告-Verilog时序逻辑设计
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电子科技大学
实验报告
学生姓名：任彦璟学号：2015040101018指导教师：吉家成米源王华
一、实验项目名称：Verilog时序逻辑设计
二、实验目的：
掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。
设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。
源码如下
七、关键源代码及波形图：
1．D触发器的Verilog代码
源码如下
仿真结果如下图所示
检查输入输出关系，设计无误。
2．4位通用移位寄存器74x194
源码如下:
仿真结果如下图所示
检验输入输出结果正常，设计无误。
3．3位LFSR计数器
源码如下:
仿真结果如下图所示
检验输入输出结果正常，设计无误。
4.74x163计数器
设计同步计数器74x163。
三、实验内容：
1．设计边沿D触发器74x74。
2．设计通用移位寄存器74x194。
3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。
4．设计4位同步计数器74x163。
四、实验原理：
74x74wk.baidu.com辑电路图
74x194逻辑电路图
3位LFSR逻辑电路图
74x163逻辑电路图
上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述
五、实验器材（设备、元器件）：
PC机、Windows XP、Anvyl或Nexys3开发板、Xilinx ISE 14.7开发工具、Digilent Adept下载工具。
六、实验步骤：
实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。
实验报告
学生姓名：任彦璟学号：2015040101018指导教师：吉家成米源王华
一、实验项目名称：Verilog时序逻辑设计
二、实验目的：
掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。
设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。
源码如下
七、关键源代码及波形图：
1．D触发器的Verilog代码
源码如下
仿真结果如下图所示
检查输入输出关系，设计无误。
2．4位通用移位寄存器74x194
源码如下:
仿真结果如下图所示
检验输入输出结果正常，设计无误。
3．3位LFSR计数器
源码如下:
仿真结果如下图所示
检验输入输出结果正常，设计无误。
4.74x163计数器
设计同步计数器74x163。
三、实验内容：
1．设计边沿D触发器74x74。
2．设计通用移位寄存器74x194。
3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。
4．设计4位同步计数器74x163。
四、实验原理：
74x74wk.baidu.com辑电路图
74x194逻辑电路图
3位LFSR逻辑电路图
74x163逻辑电路图
上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述
五、实验器材（设备、元器件）：
PC机、Windows XP、Anvyl或Nexys3开发板、Xilinx ISE 14.7开发工具、Digilent Adept下载工具。
六、实验步骤：
实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。