约束管理器_allegro

allegro
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第一章约束管理器介绍 (4)
1.1 约束管理器简介 (4)
1.2 约束管理器界面简介 (8)
1.2.1worksheet selector (8)
1.2.2用户接口 (9)
1.2.3View选项 (9)
1.3 启动约束管理器 (11)
第2章OBJECTS介绍 (12)
2.1 P IN-P AIRS (13)
2.1.1Pin-Pair规则 (14)
2.2 N ETS和X NETS (14)
2.3 B USES (15)
2.4 M ATCH G ROUPS (15)
2.4.1如何确定target pin pair (16)
2.4.2相对/匹配的群组规则 (16)
2.5 D IFF P AIRS (16)
2.5.1差分对工作表 (17)
2.5.2差分计算器（Differential Calculator）的使用方法 (19)
2.5.3差分对规则 (19)
2.6 D ESIGNS AND S YSTEMS (20)
第3章设置网络的走线约束 (21)
3.1.1设置网络的最大最小传输延迟 (21)
3.1.2设置网络相对传输延迟 (24)
3.1.3设置差分对约束 (26)
3.1.4查看网络规范格式和物理格式 (28)
第4章设置网络的时序和信号完整性约束 (30)
4.1 设置时序约束 (30)
4.2 设置信号完整性约束 (32)
4.2.1设置电气属性约束 (32)
0 第一章约束管理器介绍
2 4.2.2设置反射属性约束 (33)
第5章电子约束创建和应用 (35)
5.1 创建ECS ET (35)
5.2 指定ECS ET给网络 (40)
5.3 不考虑ECS ET的缺省约束值 (41)
5.4 在原理图中查看ECS ET (41)
第6章ECOS实现 (43)
6.1 在原理图中增加网络 (43)
6.2 在原理图中修改约束 (45)
6.3 在约束管理器中修改约束 (46)
6.4 在约束管理器中删除约束 (46)
6.5 在原理图中重新命名网络 (47)
第7章在原理图和PCB之间同步约束 (50)
7.1 从原理图中输出约束 (50)
7.2 在PCB D ESIGN中查看和添加约束 (50)
7.3 在原理图中导入并查看约束 (51)
7.4 在PCB和原理图之间同步约束的两种模式 (52)
7.4.1用原理图中的约束重写PCB中的约束 (53)
7.4.2在原理图中导入PCB中变更的约束 (56)
第8章约束分析 (58)
8.1 查看工作表单元格和对象 (58)
8.2 定制约束、定制测量和定制激励 (59)
8.2.1定制约束 (59)
8.2.1.1 用户定义的属性 (59)
8.2.1.2 约束的定制测量 (59)
第9章SCHEDULING NETS (61)
9.1 S CHEDULING N ETS (61)
9.2 S CHEDULING N ETS-R EVISITED (65)
第10章相对传输延迟 (68)
约束管理器简介第11章MATCH DELAY (73)
第12章解决DRC冲突 (74)
第13章约束管理器 (76)
13.1 层次设计中的电子约束 (76)
3
0 第一章约束管理器介绍
4
第一章约束管理器介绍
约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中
用于管理所有工具的高速电子约束。

约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。

可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。

本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。

本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。

所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。

电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。

教材主要内容如下：
•第1章～第7章主要关于原理图约束管理器使用：
•在约束管理器中提取ECs（电子约束）；
•在原理图和约束管理器中执行ECO；
•在Concept和PCB Design中传递ECs。

这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL
和PCB Design。

此教材不讨论Concept HDL和PCB Design不同模式和属性的
细节，但是会详细地讨论约束管理器过程。

为了快速理解约束管理器的主要特点，可以看看Concept HDL的多媒体教
材。

请见Help – Learning Concept HDL– Demos in Concept HDL。

将练习文件project.zip解压缩到一个空的路径\design。

确认设置环境变量CONCEPT_INST_DIR到Cadence安装路径（一般安装时设
置好了）。

•第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。

•本培训教材附两个练习文件：project.zip和golderboard.rar。

1.1 约束管理器简介
约束即用户定义的附加到网络或者管脚对上的要求，电子约束管理着网络和管脚对的行为。

可以使用约束管理器来提取和管理电子约束。

Cadence推荐使用约束管理器来提取约束，因为约束管理器有下列特性：
•提供工作表为基础的用户接口，允许快速的提取、修改、删除约束。

•支持语法检查
•支持约束继承，高层的约束可以被继承，低层的约束可以覆盖高层约束。

约束管理器简介
5
• 可以定义电子约束集。

• 创建约束报告。

约束管理器在流程中的位置和作用请见下图：
加入约束管理器的设计流程请见下图：
在下图中约束管理器保存电子约束信息在根设计一个新的目录下，约束视图包含*.dcf 文件，里面包含设计的电子约束信息。

在此流程中，在打包时Packager-XL 创建5个pst*.dat 文件，包含传统设计流程中的3个文件（pstchip.dat, pstxprt.dat, pstxnet.dat ），还有两个文件pstcmdb.dat, pstcmbc.dat 。

pstcmdb.dat 包含当前设计中的电子约束，是constraints 视图中的*.dcf 文件的拷贝。

pstcmbc.dat 包含的是板中的约束，在执行import physical 时产生的。

如果没有*.dcf 存在，Packager-XL 就允许在传统的流程。

0 第一章 约束管理器介绍
6
约束管理器是以表格为基础的应用，很容易使用，并且允许创建通用的约束并将其同时应用到很多网络上，如果需求发生改变，可以编辑通用的约束并自动更新用到此约束的网络。

请见图1-1约束管理器界面。

约束管理器简介
图1-1 约束管理器用户界面
在约束管理器，你可以工作在对象（objects）（比如网络、管脚对）和ECSets （Electrical constraint sets电子约束集）。

你可以以电子约束的形式定义一个或者多个约束以满足设计需求，然后指定合适的约束给设计中对象，如果需求变更可以交换ECSets或者重新定义当前的指定。

一个ECSets可以被很多对象应用，对象和ECSets对于整个设计可以是通用的，或者仅设计中的指定网络应用。

约束管理器的特点请见表1-1：
表1-1 约束管理器的特点
特色优点
对象分组可以对对象进行分组成为容易管理的单位，例如bus或者match
net，可以比较容易应用约束给成员
概念性定义可以先定义概念性的约束，之后再应用于物理的、网络的对象
重新定义约束不用一一修改每个网络的约束，只要重新定义ECSets，那么所有应
用这个约束的对象被同时更新。

交叉检查你可以用其他工具比如Concept HDL,PCB SI或者PCB Design运行
约束管理器，在约束管理器中选择Net查看相关的对象，它在原理
图、分析、布线里都是动态更新的。

相反，当在某个工具中更改了
约束，约束管理器会更新它的值。

拓扑开发（注1）在约束管理器中可以启动SigXplorer来确定管脚顺序并得出通用
的、网络相关的约束。

可以包含定制约束、定制测量和定制激励。

拓扑样本可以导入约束管理器。

设计重用约束可以被导出被重用。

克隆约束可以拷贝并修改参数存为另外一个约束。

7
0 第一章 约束管理器介绍
8 分析
约束管理器可以完成设计规则检查，有必要的话，还可以进行仿真分析。

分析结果以DRC 标记，结果也可以在工作表中显示，还可以与定义的约束进行比较，显示出裕量。

系统级约束
约束管理器能够提取板到板的互连约束。

永久保存 可以保存在板数据中，原理图数据中。

注1: 拓扑模板的存在比约束管理器早，拓扑模板与约束管理器的集成提供一个优选的创建和编辑ECSets
的环境。

拓扑模板除了提供图形环境来访问指定的管脚对和定义网络节点排序（scheduling ）也可以使用电子约束。

拓扑模板和ECSets 可能会交换使用，但是应该注意此功能是可选的。

在约束管理器中可以管理所有的ECSets ，并且ECSets 可能仅包含规则而没有相关的拓扑。

1.2 约束管理器界面简介
请见图1-1，约束管理器包含以下几个部分：
• menu 和icon 命令选择
• worksheet selector 用于选择合适的工作表
•
worksheets 用于提取、编辑和校验约束
• status bar 反馈对象选择和约束进程
注意当在约束管理器中选择一个目标时，按右键可以弹出一个上下文敏感的菜单，选择命令执行。

1.2.1 worksheet selector
使用worksheet selector 启动想要编辑的合适的工作表。

在约束管理器中通过worksheet selector 通过Object type 管理约束和属性。

Object type 就是最上层的文件夹Electrical Constraint Set 和Net 。

请见图1-2。

图1-2 Object type 和Workbooks
约束管理器界面简介
9在Electrical Constraint Set 文件夹中定义通用的规则，创建通用的对象分组（比如相对或者匹配群组和pin-pair ），然后再将这些约束ECSets 指定给相应的对象。

在Net 文件夹可以创建针对指定网络对象分组（symtem,design,bus,diff-pair,Xnet,net,relative or match group,and pin-pair ）。

也可以创建基于网络相关属性的ECSet 。

这个ECSet 将放在Electrical Constraint Set 文件夹中。

当扩展Electrical Constraint Set 或者Net 文件夹时，工作簿通过设计规则组织这些对象，比如Signal Integrity, Timing, Routing, and Custom Measurements ，此外在Electrical Constraint Set 文件夹还有一个All Constraints 工作簿，包含所有工作表中的约束。

在All Constraints 的下面有一个User-defined 文件夹包含SigXplorer 定义的独特的约束。

一般，你定义一个约束在某个指定的工作表中，那么只能设置这个工作表相关的约束，不能设置其他工作表中包含的约束，你可以在All Constraints 工作簿中定义这个约束的其他设置，而不用另外再建一个约束。

在All Constraints 工作簿也可以用于不同工作表中约束的比较。

1.2.2 用户接口
Cadence 约束管理器的基本操作与Windows 基本操作基本相同。

下面仅将快捷键介绍一下。

提供的快捷键如下：
表1-2 快捷键 快捷键 功能
F3 Find Next
F9 Analyze
Cntrl+F9 Analysis Modes
Shift+F9 Analysis Settings
Cntrl+F6 View Options
1.2.3 View 选项
约束管理器提供很多选项以定义自己的用户界面。

设置View 选项
1.
在启动约束管理器之前，首先打开项目文件project.cpm ，然后打开原理图。

2.
在Concept HDL 界面，选择【Tools 】/【Constraints 】/【Edit 】。

弹出约束管理器对话框，提醒使用约束管理器要考虑兼容性。

3.
选择【Don’t show me the message again 】单选框。

4.
点击OK 按钮。

5. 点击Yes 按钮。

在设计展开之后，启动约束管理器界面。

注意在约束管理器标
题栏标识“connected to Concept HDL ”，表示约束管理器中的约束来自
Concept HDL 。

请见图1-3。

0 第一章 约束管理器介绍
10
图1-3 约束管理器界面
6. 选择【View 】/【Option 】命令，进入【View Options 】对话框。

【Colors 】栏的几个颜色选择对应不用状态的颜色选择：
【Pass 】：当分析结果与指定的约束匹配时显示的颜色。

【Fail 】：当分析结果与指定的约束不匹配时显示的颜色。

【Analysis error 】：当分析不能完成时显示的颜色，在状态栏会显示错误的原因。

【Directly set 】：直接对网络相关的约束设置时显示的颜色。

【Dividers 】：规定Objects 集的分隔显示的颜色。

【Use defaults 】：选择此选项时表示使用缺省设置，如果不选使用用户的设置。

【Use colors 】：选择此选项时表示使用颜色设置，如果不选不分类显示颜色。

关于【Names 】栏的意思以后章节会详细解释。

启动约束管理器
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1.3 启动约束管理器
上一节讲了一个启动约束管理器的方法，可以从以下几个工具启动约束管理器： 工具 菜单命令
PCB SI, PCB Design, Advanced Package Designer, or Chip I/O Planner （后边两个工具我们不用）
Setup – Electrical Constraint
Spreadsheet
Concept HDL Tools – Constraints – Edit
也可以点击约束管理器图标进入约束管理器。

第2章 Objects介绍
12
第2章 Objects介绍
上一章已经提过对象（objects）这个词，本章将具体介绍objects。

约束管理器强制执行objects的优先顺序，最顶层的是System，最底层的是pin-pair。

为
顶层对象指定的约束会被底层的对象继承，为底层对象指定的同样的约束优先级高于从上层继承的约束。

尽量在高层次指定约束，层次关系如下：
System
Design
Bus
Diff Pair
Xnet/Net
Matched/Relative Group
Pin Pair
图2-1 Objects层次图
注意此Object层次图描述的是网络相关的对象类型，电子约束对象类型不包括网络相关的信息（Xnet和Net），但是与网络对象类型有同样的优先级。

对象的排序让你尽可能定义约束在最高层次，在低层次仅设置要覆盖的约束。

注意在某个工作表中，对象的子层次反映的分析结果，不会被用于约束优先的层次。

这些对象结果与一般的约束层次是不区分的，但是可以读，不能编辑这些约束。

Pin-Pairs
图2-2 多板结构对象层次举例
图2-2描绘了多板system结构，包括主板A_TO_B和两个子板设计A和B。

也包含
net,Xnet,diff-pair,和bus对象分组。

2.1 Pin-Pairs
Pin-Pair代表一对逻辑连接的管脚，一般是驱动和接收。

Pin-Pairs可能不是直接连接
的，但是肯定存在于同一个net或者Xnet（所谓Xnet即网络的中间可能串接电阻或者接插
件，比如图2-3中的U1.8到U3.8的连接中间经过了一个电阻，即Xnet，在2.2节会详细讲
解。

）。

可以使用pin-pairs来获取net或者Xnet指定的pin-to-pin 约束，也可以使用pin-
pairs来获取ECSets通用的pin-to-pin 约束，如果参考了某个ECSets会自动定义net或者
Xnet的pin-pairs。

可以指定pin-pairs（比如U1.8 U3.8）或者基于下面的格式直接提取。

当从SigXplorer
导入拓扑并应用ECSets给net，约束管理器基于导入的拓扑文件创建net或者Xnet的pin-
pairs。

•Longest pin-pair
•Longest driver-receiver pair
•All driver-receiver pairs
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第2章 Objects介绍
14
图2-3 Longest pin-pair
注意：Concept HDL数据库不能直接支持pin-pair对象，约束管理器能够更新和校验
原理图中的pin-pair约束。

创建pin-pair的方法请见3.1.1节15~19步具体操作。

2.1.1 Pin-Pair规则
下面的规则应用于创建Pin-Pairs，Pin-Pairs仅能在以下工作表中创建。

工作簿工作表
All Constraints（不可以）Signal Integrity/Timing/Routing
Switch/Settle Delay
Timing
Setup/Hold
Impedance
Min/Max Propagation delay
Routing
Relative Propagation Delay
•在对象中一定要存在某个管脚，才能创建相应的pin-pair。

•在All Constraints和Timing工作表中的对象一定要有驱动和接收。

•Pin-pair length如果已经完成走线则是两个管脚之前走线的长度，如果没走线，就是连接两个管脚的鼠线的曼哈顿距离。

•约束管理器确定longest/shortest pin-pair length是基于驱动和接收，如果没有任何驱动和接收，就考虑Xnet。

•对于相对传输延迟约束，仅仅确定longest pin-pair。

2.2 Nets和Xnets
请见图2-4很容易理解Cadence的Nets和Xnets的区别。

所谓nets就是从一个管脚到其他管脚的电子连接。

如果net的中间串了无源的、分立的器件，比如电阻、电容或者电感，那么在数据库中每个网络段通过一个独立的net来表示。

约束管理器解释这些网络段作为相邻的扩展的网络或者Xnet，Xnets在多板连接的结构中也可以贯穿连接器和电缆。

可以
Buses 15
将Nets 和Xnets 与ECSets 联系起来。

图2-4 Nets 和Xnets 的区别
2.3 Buses
总线代表diff-pairs,Xnets 或者nets 的指定的集合。

在总线上获取的约束可以被所有总线
的成员继承，可以通过SigXplorer 定义管脚的连接顺序并增加约束信息。

• Bus 规则
• 可以在所有网络相关的工作表中创建总线。

• 当与Concept HDL 关联时，约束管理器不能创建总线。

• 总线一定是design-level ，不能是system-level 。

2.4 Match Groups
Match Group 是nets ，Xnets 或者pin-pairs 的集合，此集合一定要都匹配（delay 或者
length ）或者相对于组内的一个明确的目标。

如果delta 值没有定义，组内的所有成员都将是
绝对匹配的，并允许有一定的偏差。

如果定义了delta 值，那么组内所有成员将相对匹配于
明确的目标网络。

下面的是Match Group 的必要属性：
• Target －组内其他pin-pairs 都要参考的pin-pair 就是目标（Target ），可以是默
认的也可以是明确指定的pin-pair ，其他的pin-pairs 都要与这个目标比较。

• Delta －每个pin-pair 成员与目标pin-pair 的差值，如果没有指定此差值，那么
所有成员就需要匹配，如果定义了此值不为0，则此群组就是一个相对匹配的
群组。

• Tolerance －允许匹配的偏差值。

下面用三个例子来说明不同情况下的匹配群组（绝对的和相对的）。

例1
Net Target Delta Tolerance Comments
Data1 未指定 未指定 10mil Data2 未指定 未指定 10mil 这个例子中没有参考，所有的网络都必须彼此匹配
在10mil 之内，如果三个网络中的一个是1000mil ，
第2章 Objects 介绍
16 Data3 未指定 未指定 10mil 其他两个网络必须在990mil ～1010mil 之间，delta
值未指定（不是0）是绝对的匹配延迟，target 也未
指定。

例2 Net Target Delta Tolerance Comments
Data1 0mil 10mil Data2 0mil 10mil Data3 X 0mil 10mil Data3是此群组参考值，所有的网络都必须匹配
Data3在10mil 之内，如果Data3是1000mil ，其他
两个网络必须在990mil ～1010mil 之间，delta 值被
指定是相对的匹配（传输）延迟。

例3 Net Target Delta Tolerance Comments
Data1 X 100mil 10mil Data2 100mil 10mil Data3 100mil 10mil
Data1此群组参考值，所有的网络都必须匹配Data1
在100mil 之内并加上或者减去指定的偏差值
10mil 。

如果Data1是1000mil ，其他两个网络必须
在990mil ～1110mil 之间，对于相对的匹配（传
输）延迟delta 和tolerance 值被指定。

2.4.1 如何确定target pin pair
一旦pin-pairs 中的一对被选择作为目标，其他的pin-pairs 都要与此目标以给定的delta
和tolerance 内来匹配。

约束管理器决定目标pin-pairs 的方法如下：
• 明确指定的pin-pair 。

• 如果所有的pin-pairs 都有delta 值，那么有最小delta 值的网络就是目标。

如果
超过一对管脚对有同样的最小的delta 值，那么有最长的曼哈顿长度的网络被
选为目标。

• 如果所有的管脚对都没有delta 值，那么就没有选择目标，所有的管脚对就进
行相互比较。

2.4.2 相对/匹配的群组规则
•
Match Group 仅能在Routing 工作簿的Relative Propagation Delay 工作表中的指定。

•
可以为整个群组设置相对的/匹配的群组约束，群组中每个成员可以根据要求修改tolerance 。

•
相对/匹配的群组之间的延迟可以在system 和design 一级设置。

• 匹配延迟约束从14.0版数据库升级Delta 值为0,暗示所有的群组成员都要匹配
一个指定的目标管脚对。

2.5 Diff Pairs
约束管理器支持两种类型的差分对：
Diff Pairs
17
•
模型定义的差分对 可以在器件信号模型中指定差分对，可以使用PCB Design ，PCB SI ，SigXplores 来将模型指定给相应的元件。

• 用户定义的差分对
可以在约束管理器中Net 一级的对象中创建差分对，可以灵活的更改差分对命
名和更改差分对成员，但是没有模型指定差分对的精确性。

注意约束管理器不支持系统级的差分对。

2.5.1 差分对工作表
可以在Routing 工作薄中的Differential Pair 工作表中指定差分对约束，参考图2-5形象
的描述出差分对规则检查和分析边界值和事件。

请见图2-6约束管理器差分对工作表界面。

图2-5 差分对Gather Points 和Coupling Bands
• Pin Delay
此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。

• Uncoupled Length
此值限制差分对的一对网络之间的不匹配的长度。

如果gather control 被设置
为ignore ，则实际不耦合长度包括两个gather point 之间的耦合带之外的长
度，当超过Max 值时，就会产生冲突。

Length Ignored 包含p43。

第2章 Objects介绍
18 • Phase
Tolerance
Phase Tolerance约束确保差分对成员在转换时是同向的和同步的。

单位是时间ns或者长度mil。

Actual值反映的是差分对成员间的时间或者长度的差值，当差值超出tolerance值时，就会有冲突。

• Line
Spacing
最小线间距约束指的是差分对之间的最小距离，在分析之后actual指的是间距最小值，如果小于Min值，则会报告冲突。

注意：设置的最小间距值一定要小于或者等于Primary Gap减去(-)Tolerance 值，也一定要小于或者等于Neck Gap减去(-)Tolerance的值。

图2-6 差分对工作表
• Coupling
根据Coupling 的约束确定已经完成走线的不耦合事件。

约束管理器使用这些事件去决定不耦合的长度和相位偏差。

差分计算器可以帮助你确定输入进primary gap，neck gap和tolerance的值。

•Primary Width－设置的是差分对成员的理想宽度。

•Primary Gap－设置的是差分对之间的边到边理想间距。

(+/-)tolerance值是允许
Diff Pairs
19
的偏差值，如果间距偏差在范围内，差分对被认为是耦合的。

•
Neck Width －设置的是最小可允许的差分线宽度，当在比较密集的区域走线时，要切换到Neck 模式。

•
Neck Gap －设置的是最小可允许的边到边差分线间距，当在比较密集的区域走线时，要切换到Neck 模式。

最小可允许的gap 包括Neck Gap 减去(-)Tolerance 。

当差分对的间距低于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值。

•
确保neck gap 不要低于任何Min line spaing 值。

• 如果设置了(-)tolerance 值，不需要定义neck gap ，因为已经说明了需要的
neck gap 。

2.5.2 差分计算器（Differential Calculator ）的使用方法
使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。

在约束管理器
中右键点击Primary Gap ，Neck Gap ，或者(+/-)tolerance 相应的单元格，在弹出的菜单选择
Change 命令，然后点击按钮，即可启动差分计算器。

图2-7 差分计算器
差分计算器仅能完成边对边耦合的差分对计算。

2.5.3 差分对规则
分模型定义的差分对和用户定义的差分对来说明： 模型定义的差分对 用户定义的差分对
可以在PCB Design ，PCB SI 中使用Analyze-SI/EMIsim-Model 命令进行创建。

（注1） 可以PCB Design ，PCB SI 中在约束管理器
中使用Creat-Differential Pair 命令创建，也
第2章 Objects介绍
20 可以使用Logic-Assign Differential Pair命令创建。

在高速设计流程中首选采用模型定义差分对，因为带有独特的差分对的成员特性比如管脚寄生、启动延迟、逻辑门限和缓冲延迟。

用户定义的差分对没有模型指定的精确，因为模型指定的有IBIS器件值。

差分对成员不能作为其他差分对的成员。

差分对成员不能作为其他差分对的成员。

模型定义的差分对可以被提取进SigXplorer 而带有耦合性。

用户定义的差分对仅单根线被提取进SigXplorer。

模型定义的差分对有优先级。

如果通过用户定义的方法定义了一个差分对，稍后用模型定义的方法又定义了同样的差分对，则模型定义的差分对有优先级。

用户定义的差分对与模型定义的差分对相比没有优先级。

在约束管理器中不能改变模型定义差分对成员，只能通过编辑模型的方法更改。

在约束管理器中可以对用户定义的差分对成员进行更改。

不能在Concept HDL创建模型定义的差分对。

可以在Concept HDL创建用户定义的差分对。

在这种模式下，不支持分析和DRC检查。

模型定义的差分对，参考同样器件类型的任何器件都将继承指定的模型中差分对。

这个是可以重用的就像创建ECSet和指定ECSet 到很多设计对象。

在约束管理器中要分别创建用户定义的差分对，虽然自动设置简化了这个过程，与模型定义的差分对不同。

注1: 如果要做分析，首先需要进行设置－包含设置叠层、指定DC 网络、指定元件CLASS、指定模型等等。

具体请看关于仿真的PCB SI操作。

2.6 Designs and Systems
Design代表一个单板或者系统中的一块单板，在多板结构中，每块板都是系统中的一个单独的设计。

System代表设计结构包括贯穿这些设计的Xnets 和互连电缆和连接器。

Designs and Systems
21
第3章 设置网络的走线约束
该章节内容学习如何使用约束管理器设置网络的走线约束，并且在Concept HDL 原理图中查看约束。

经过学习，掌握以下内容：
• Set the minimum and maximum delay for a net （最小和最大传输延迟）
• Navigate to a net （查找网络）
• Create a pin-pair （设置pin-pair ）
• Create a matched group （设置匹配网络）
• Set the delay for a net relative to another net （设置网络间相对传输延迟）
• Create a differential pair （设置差分对）
• Set constraints on a differential pair （设置差分对约束）
• View a constraint in Concept HDL （在Concept HDL 中查看约束）
• View nets in physical and canonical format （用物理的和规范的格式查看网络）
3.1.1 设置网络的最大最小传输延迟
当设计原理图时，可能有些关键网络需要加约束比如阻抗和长度等等。

下面将设置网络HLDA 的最小和最大传输延迟，这个约束在Net 工作簿的Routing 工作表中。

设置网络的最大最小传输延迟
1. 在【Net 】工作簿中点击【Routing 】工作表，在右边的窗口中显示“ps0”设
计的所有的网络和总线。

注意：你看到的是物理格式的网络，这是因为你的
设计已经经过打包。

如果设计没有打包，网络将显示成规范的格式。

在本章
后面将讲解如何转换这两种格式。

2. 双击【Routing 】展开工作表。

在这个工作表中有【Wiring 】【Impedance 】
【Min/Max Propagation Delays 】【Total Etch Length 】【Differential Pair 】
【Relative Propagation Delay 】几种表格。

3. 点击【Min/Max Propagation Delays 】显示相关的表格。

4. 满屏显示表格。

5. 在原理图编辑界面，选择【Tools 】/【Global Find 】命令，进入【Glbal Find 】
对话框。

6. 输入网络名“HLDA ”，确认选择【Net 】选项，其他不选择。

7.
点击按钮。

8. 在【Results 】栏显示查找结果，点击“@project_lib.ps0(sch_1):page1_hlda ”，
相应的网络被高亮显示。

9. 点击按钮，关闭【Glbal Find 】对话框。

第3章 设置网络的走线约束
22 10. 在原理图编辑界面，点击高亮的网络“HLDA ”。

11. 回到约束管理器窗口，可以看到“HLDA ”网络已经被选择了。

下面开始设置
最大最小传输延迟，一般这个数据是由仿真得到的。

对于关键网络有可能给
所有的驱动和接收或者指定的管脚对设置约束，下面的练习是怎样给整个网
络设置约束和给指定的驱动接收管脚对设置约束。

12. 在【Prop Delay 】列下面的【Min 】列，输入最小值“0.9”，注意缺省单位是
“ns ”，意即网络“HLDA ”上的信号到达任何一个目标最小传输延迟都要有
0.9ns 。

13. 按Tab 键。

在【Pin Pairs 】列自动选择了“All Drivers/All Receivers ”，也就是
说网络“HLDA ”上的信号所有的的驱动和接收都被设置了传输延迟。

14. 在【Prop Delay 】列下面的【Max 】列，输入最小值“
1.1”，注意缺省单位是
“ns ”，意即网络“HLDA ”上的信号到达任何一个目标最大传输延迟不能超
过1.1ns 。

请见图3-1。

图3-1 约束管理器－最小最大传输延迟
15. 选择网络“HLDA ”，然后在菜单选择【Objects 】/【Creat 】/【Pin Pair…】命
令，进入【Creat Pin Pairs of HLDA for propagation delay 】对话框。

或者点击右
键在弹出的菜单选择【Creat 】/【Pin Pair…】命令。

16. 在【First Pins 】列，点击“J1.25(In)”。

17. 在【Second Pins 】列，点击“U2.3(Out)”。

18. 点击按钮。

产生的管脚对显示出来，并且继承了网络“HLDA ”
的设置。

19. 将【Min 】的值从“0.9ns ”改为“0.8ns ”。

20. 将【Max 】的值从“1.1ns ”改为“1.0ns ”。

（这表示这一对Pin Pair 单独被设定。