Allegro教程之基本规则设置布线规则设置线宽及线间距的设置
ALLEGRO约束设置
ALLEGRO约束规则设置介绍目录：第一部分：差分对的约束设置 (1)第二部分：非差分信号约束设置 (8)第三部分：区域约束设置 (11)第四部分：XNet等长设置 (12)本文所有操作与设置均在Allegro PCB editor 15.5环境中进行。
第一部分：差分对的约束设置下面我们将通过对LVDS差分对信号的约束设置分步骤的讲解各个设置过程，其约束条件如步骤1：全局约束设置。
在PCB editor界面下，点击“Setup→Constraints”或点击图标打开“Constraints Sys”窗口，将出现下图所示窗口。
点击“Set standard values”，弹出“Default values form”界面，在此可设置默认值，且窗口中所有设置值各自分属于spacing rule 和Physical rule 中名为“Default”的约束集。
此处我们取默认值。
图1下面步骤2-步骤4为Physical（Line/vias）rule物理特性（线宽和过孔）约束设置过程步骤2：线宽约束设置。
点击“Physical（Line/vias）rule set→set values”，在出现的窗口上方空白处填入新约束名称，如“LVDS_SIG”，然后点击“ADD”，新的约束就产生了。
如果需要设置这是某一层的约束，还要在“subclass”中选择相应的层面。
接下来就在相应栏填入需要的值。
如下图所示：图2如果还有其它信号的线宽要求，请重复上述步骤。
Min line width：最小线宽Max line width：最大线宽，填0=∞Min neck width：Neck 模式最小线宽Max neck length：Neck 模式最大走线长度DiffPair primary gap：首选差分间距（单端线可不填）DiffPair neck gap：Neck 模式差分间距（单端线可不填）过孔规格在“Via list property”中设定，一般设定在默认约束规则下。
Allegro中的约束规则设置1.1
A llegro中的约束规则设置Allegrophan修订记录日期版本描述作者2008-12V1.0初版，刚学完时的总结Allegrophan 2009-08V1.1小改，修改部分措辞Allegrophan目录一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4)1）“Set values”设置约束特征值 (5)2）“Attach property”绑定约束 (6)3）“Assignment table”约束规则分配 (8)二“Spacing rule”间距约束设置 (9)1）“Set values”设置约束特征值 (9)2）“Attach property”绑定约束 (10)3）“Assignment table”约束规则分配 (11)三Constraint areas区域约束设置 (12)四Allegro中走线长度的设置 (13)1）差分线等长设置 (13)2）一组Net等长 (16)3）XNet等长 (17)线宽、线距、区域的约束主要在“Constraints Sys”中设置，点击“Setup/Constraints”或点击图标打开“Constraints Sys”窗口，如下：nded “Constraints Sys”窗口分两个级别，第一级别有两类：Standard design rules和ExteExtended design rules。
Standard design rules仅有一级分类，点击“Set standard values”设置默认约束值，如下：这里可以设置默认值，窗口中所有设置值各自分属于spacing rule和Physical rule中名为“Default”的约束集。
“Extended design rules”下一级分为三类不同约束设置：Spacing rule间距约束设置、Physical（Line/vias）rule物理特性（线宽和过孔）约束设置和Constraint areas区域约束设置。
Allegro基本规则设置指导书
Allegro基本规则设置指导书下面介绍基本规则设置指导书之Analysis Modes 点击set-up-constrains-Modes调出Analysis Modes，这个是所有DRC的总开关下面介绍常用的一些开关设置1.Design Options (Soldermask)从上往下阻焊到阻焊的间距阻焊到pad和走线间距阻焊到shape1的间距钢网到钢网的间距2.Design Mode从上往下测试点Pad到器件DRC开关测试点到器件的DRC开关测试点在器件下方的DRC开关重孔开关3.Design Mode（soldermask）从上往下阻焊到阻焊的DRC开关阻焊到Pad和线的DRC开关阻焊到shape的DRC开关钢网到钢网的DRC开关4.Design Modes（Package）从上到下器件和器件的DRC开关器件超出package keepin的DRC开关器件在器件禁布的DRC开关5.Electric options从上往下开启最短长度延时开启相对长度延时开启pin delay开启Z轴延时6.Electric Modes从上往下绝对长度延时开关相对长度延时开关总长DRC开关差分检查DRC开关7.Physical Mode从上往下走线出现T分支DRC开关Pad和Pad连接的DRC开关过孔使用类型DRC开关8.Spacing Modes默认全部选择所有间距相关的DRC开关都要打开9.Same Net Spacing Modes同名网络DRC开关，默认全部打开10.SMD Pins Modes盘中孔DRC默认是关闭的，可以用来检查孔是否打在SMD的pin上的情况11.开启DRC总开关On-line DRC是需要开启的，否则所有DRC都不起作用Physical规则设置下面介绍规则设置指导书之Physical规则设置点击Set-up-constraints-Constraint Manager打开规则管理器1.设置Physical规则2.打开时默认有个Default规则从左往右Line Width最小线宽最大线宽Neck最小线宽Neck的走线长度3.如果是差分规则，需要额外设以下参数从左往右最小线间距差分对之间的间距Neck走线差分之间的间距正公差负公差4.Pad-Pad connect选择Not Allowed，不允许Pad和Pad直接连接简而言之，就是允许盘中孔Physical规则匹配下面介绍基本规则设置指导书之Physical规则匹配1.在这里给网络匹配上相应的规则2.可以给同一类型的网络建立一个Net Class，匹配规则更方便选中需要的net右击创建Class3.同时如果是差分对的话，需要创建差分对选择需要的两个net，Create Differential PairPhysical Region下面介绍基本规则设置指导书之Physical Region1.空白的地方创建一个Region2.给新建的Region匹配一个规则，所有区域里面的Physical相关的都按照Region的规则来3.当部分网络想按照本身的规则来匹配，可以创建region-Class4.然后匹配回它原来的规则5.后面这些规则一般按照Physical里面设置的规则不修改Spacing规则设置下面介绍基本规则设置指导书之Spacing规则设置1.设置Line到其它的间距规则从左往右线到线，通孔pin，表贴pin，测试pin，通孔Via，盲埋孔，测试孔，微孔，铜皮，Bond finger，hole之间的间距2.设置pin到其它的间距，通孔pin和表贴pin3.设置Via到其它的间距4.设置shape到其它的间距5.设置Bond Finger到其它的间距7.设置盲埋孔之间的间距Spacing规则匹配下面介绍基本规则设置指导书之Spacing规则匹配2.可以把同一类网络创建一个Net Class给Net Class匹配间距规则会更为方便Spacing规则Class to Class 下面介绍基本规则设置指导书之Spacing规则Class to Class1.当我们需要给组和组之间设置一个间距规则时候需要用到这个功能在需要的Net Class地方创建一个Class to Class2.Class to Class匹配一个规则Spacing Region 下面介绍基本规则设置指导书之Spacing Region1.空白的地方创建一个Region2.给创建好的Region 匹配一个规则3.当网络需要在Region中需要按照自身的规则匹配时，可以创建RegionClass来匹配4.Region也支持Class to Class规则，点击ok即可5.设置好的如下图Same Net Spacing规则设置下面介绍基本规则设置指导书之Same Net Spacing规则设置8.设置Line到其它的间距规则从左往右线到线，通孔pin，表贴pin，测试pin，通孔Via，盲埋孔，测试孔，微孔，铜皮，Bond finger，hole之间的间距9.设置pin到其它的间距，通孔pin和表贴pin10.设置Via到其它的间距11.设置shape到其它的间距12.设置Bond Finger到其它的间距13.设置Hole到其它的间距14.打开或者关闭同名网络开关Same Net Spacing规则匹配下面介绍基本规则设置指导书之Same Net Spacing规则匹配3.匹配设置好的Same Net间距规则Same Net Spacing Region下面介绍基本规则设置指导书之Same Net Spacing Region6.空白的地方创建一个Region7.给创建好的Region 匹配一个规则8.当网络需要在Region中需要按照自身的规则匹配时，可以创建RegionClass来匹配Electrical Min Max Propagation Delay下面介绍基本规则设置指导书之Electrical Min Max Propagation Delay在这里可以设置走线的最短和最长的长度，这个过孔和pin delay的长度也会计算进去Electrical Total Etch Length下面介绍Allegro基本规则设置指导书之Electrical Total Etch Length这里可以设置走线的最短和最长的值，这里的值只是走线长度，不包含过孔和pin delay的长度Electrical Differentail Pair下面介绍基本规则设置指导书之 Electrical Differentail Pair这里一般用来设置差分的对内等长，在tolerance这里设置Electrical Relative Propagation Delay下面介绍基本规则设置指导书之 Electrical Relative Propagation Delay1.这里用来设置等长规则2.在创建Match Group之前要创建pin pair3.创建好pin pair之后，选中需要做等长的网络，创建Match Group4.创建好Match Group之后，Scope选择Global， Tolerance 输入公差值5.选择一个网络作为基准。
allegro使用技巧
allegro使用技巧为了便于大家察看pcb 版，我将Allegro 中遇到的一些细微的东西在此跟大家分享：1、焊盘空心、实心的显示经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变：在菜单中选SetupÆDrawing Options….，会弹出一个对话框：在Display 下的Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。
在16.3中则在display菜单下参数设置，display选项卡中2、Highlight这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。
没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。
按照如下的方法可以加以设定：在菜单中选SetupÆUser Preferences…，点选Display，在右侧的Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜色，否则为虚线。
这一点实际做一下对比就可以体会到。
3、显示平面层花盘这点跟第1 点类似，在图一中的Thermal pads 中打勾即可；另外要想显示钻孔，只需选中Display drill holes。
4、DRC 显示为填充以及改变大小显示填充：同样在图二的对话框中，选中右侧Display_drcfill 即显示填充的drc，否则为空心。
改变大小：在参数设置中显示的对话框中点开drc 则出现对话框：我们就可以更改drc 的大小，或者开、关drc。
5、改变光标的形状（大十字、小十字等）用惯PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定：在图二中，选中左侧Ui，在右侧Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中Cross 是小光标，infinite 是大光标。
allegro布线的注意事项
A. 创建网络表1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。
2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。
保证网络表的正确性和完整性。
3. 确定器件的封装（PCB FOOTPRINT）．4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则：A. 单板左边和下边的延长线交汇点。
B. 单板左下角的第一个焊盘。
板框四周倒圆角，倒角半径3.5mm。
特殊情况参考结构设计要求。
B. 布局1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。
按工艺设计规范的要求进行尺寸标注。
2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。
根据某些元件的特殊要求，设置禁止布线区。
3. 综合考虑PCB性能和加工的效率选择加工流程。
加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。
4. 布局操作的基本原则A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．D. 相同结构电路部分，尽可能采用“对称式”标准布局；E. 按照均匀分布、重心平衡、版面美观的标准优化布局；F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。
allegro走线规则
allegro走线规则Allegro是一种电子设计自动化 (EDA) 软件工具，在PCB设计中有着广泛的应用。
在使用Allegro进行PCB布线时，遵循一些走线规则对于保证电路板的性能和可靠性非常重要。
下面是一些参考内容，总结了Allegro中常见的走线规则。
1.走线方向：在Allegro中，走线时通常优先考虑水平或垂直方向的路径。
这有助于保持信号线的长度一致，并减少信号串扰的风险。
通过优先考虑水平或垂直方向的路径，可以减少线路的弯曲和拐角，提高布线的整体效果。
2.保持合理的线宽和距离：在进行层间走线时，通常需要根据电流、信号类型和允许的电路板尺寸来选择合适的线宽。
线宽太窄可能会导致过大的电阻、电流密度过高和信号功耗过高，而线宽太宽可能会占用过多的空间，并增加板上的串扰风险。
同样，走线时需要保持适当的线距，以减少相邻线路之间的串扰。
3.避免信号跳过卡槽/过孔：在Allegro中，卡槽和过孔常被用于穿越电路板的信号线。
然而，在走线时，有时候需要避免信号线跳过这些卡槽或过孔。
这是因为卡槽和过孔可能导致信号串扰或其他电磁干扰，影响电路传输的可靠性。
所以，在走线过程中，需考虑信号线的路径，避免其与卡槽或过孔相交。
4.设置绕线规则：在Allegro中，可以设置绕线规则来避免信号线与其他元件或区域的接触。
绕线规则可以帮助自动绕线工具绕过指定的区域，确保连接的准确性和稳定性。
这对于在拥挤的电路板设计中避免线路交叉和冲突非常有用。
5.电源和地线：在布线中，电源线和地线的走线规则也需要特别注意。
为了确保供电和地线的稳定性，它们在走线时通常需要使用较大的线宽。
此外，电源和地线应尽量短，以减少串扰和功率损耗。
如果电源和地线需要跨越较远的距离，可以考虑使用填充层或者增加地线的厚度来提高走线效果。
6.分析和验证：在走线过程中，可以使用Allegro提供的分析和验证工具来检查线路的连通性、电信号完整性和电流容量等。
分析和验证工具可以帮助发现潜在的问题，提前解决布线中的错误，并确保设计满足要求。
allegro 操作技巧和总结
allegro 操作技巧和总结Allegro是一款广泛使用的电子设计自动化软件，主要用于PCB设计。
以下是一些Allegro操作技巧和总结：1. 布局技巧：摆放元件时，可以使用Edit菜单中的move、mirror或rotate命令。
设置各层颜色，例如top层为粉色，bottom层为蓝色，有助于区分正反面。
当大电容和小电容同时对一点滤波时，应将小电容拉出的线连接到器件管脚，以靠近管脚的方式放置小电容。
2. 查看线宽和线长：使用Display菜单中的Element功能，并勾选Cline Segs选项，然后点击连线，即可在弹出的信息框中查看线宽和线长信息。
3. 显示过孔焊盘轮廓：在Setup菜单中选择DesignParameters，然后在Display菜单栏中勾选Display planted holes选项。
4. 使用CRTL键：在执行逐个多选指令如Hilight-Temp Group时，按CRTL键可实现反向选择的功能；执行逐个多选指令如Dehilight-Temp Group时，按CRTL键可实现取消选择的功能。
5. 更新封装：完成封装修改后，在Palce-Update Symbols中选择要更新的封装，并确保勾选Update Symbol Padstacks和Ignore FIXED property选项。
6. 设置约束规则：在Setup-Constrains-Set Standard Values中设置线宽和线间距，间距主要包括pin to pin、line to pin、line to line等。
主要使用spacing rule set和physical rule set。
7. 设置Hilight的显示方式：在Setup-User Preferences-Display中勾选Display_Nohilitefont，则以实线显示Hilight，反之则以虚线显示。
8. 设置Differential Pair属性：先设定对net的Differential Pair property，然后在Constraints System控制面板中选择Spacing Rule Nets栏的Attach Property Nets，并在Allegro窗口Control Panel的Find by Name下选择Property，选取相应Property，再对其套用Spacing Rule即可。
Allegro操作说明（中文）Word文档
Allegro操作说明（中⽂）Word⽂档26、⾮电⽓引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要⽐drill hole⼤⼀点27、Allegro建⽴电路板板框步骤：1、设置绘图区参数，包括单位，⼤⼩。
2、定义outline区域3、定义route keepin区域（可使⽤Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电⽓层之间加⼊电介质，⼀般为FR-43、指定电源层和地层都为负⽚（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find⾯板选shape（因为铺铜是shape）–> option⾯板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的⽅法完成POWER层覆铜Allegro⽣成⽹表1、重新⽣成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、⽣成⽹表：tools –> create netlist，产⽣的⽹表会保存到allegro⽂件夹，可以看⼀下session log内容。
29、Allegro导⼊⽹表1、file –> import –> logic –> design entry CIS（这⾥有⼀些选项可以设置导⼊⽹表对当前设计的影响）2、选择⽹表路径，在allegro⽂件夹。
allegro走线规则
allegro走线规则
Allegro是一款PCB设计软件，而走线规则是在PCB设计阶段用来定义和约束走线的规则和限制。
以下是一些常见的Allegro走线规则：
1. 面间间距规则（Plane to Plane Spacing Rules）：指定不同电源层或平面之间的最小间距要求，以防止短路或电气干扰。
2. 几何限制规则（Geometry Rules）：指定走线的最小宽度、最小间距和最大长度等几何约束，以确保设计满足制造和性能要求。
3. 差分走线规则（Differential Pair Rules）：用于定义差分信号（如高速信号对）的走线规则，包括相位匹配、长度匹配和间距匹配等。
4. 信号完整性规则（Signal Integrity Rules）：用于防止信号完整性问题，如信号串扰、时钟抖动和时钟延迟等。
可以设置信号的最大延时、最大串扰和最大抖动值等。
5. 电源和地规则（Power and Ground Rules）：定义电源和地平面的走线规则，如电源走线的最小宽度、地平面的连接方式和分割规则等。
6. 约束规则（Constraint Rules）：包括引脚约束、时序约束和布线约束等，用于确保设计满足电气和时序要求。
以上仅是一些常见的Allegro走线规则，具体的规则设置还取决于设计的需求、制造要求和性能目标等。
在使用Allegro进行PCB设计时，可以根据实际需求来设定相应的走线规则。
Allegro操作说明(中文) Word 文档
26、非电气引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点27、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。
2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的方法完成POWER层覆铜Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
29、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。
ALLEGRO使用教程
ALLEGRO使用教程一． PCB窗口介面介绍运行PCB EDIT 出现对话框注：不同的选项能实现的功能有所不同，一般P C B画板时选择A l l e g r o E x p e r t1.P C B介面2.工具栏其中工具栏的图标在相应的菜单栏中都可以找到，其对应关系如下：红色的文字对应菜单栏的选项。
如果工具栏图标太多或者太少，可以通过菜单View=>Customization=>Toolbar 自己增加或者减少一些不常用的图标3．控制栏说明控制栏主要有三大选择项：Option、Find 和Visibility通过控制面板的Option 标签可选择被激活的类或子类，在Allegro 数据库中，所有元素都有一个类属性（CLASS）或子类属性（SUBCLASS）。
通过控制面板的Find 标签，可以选择各种元素，如Nets、Lines、Vias等，当执行各种命令时，都需要在Find 标签中选择好相应的元素。
以移动命令为例，说明一下“Find”选项含义。
选择菜单Edit=>Move，再看“Find”选项如图所示，其中有多个复选框可供选择，想移动什么东西，一定要将其对应的复选框钩上“√”，比如，如果想要移动元件，首先点击一下“All Off”按钮，关闭所有的复选框，然后再将复选框“Symbols”钩上“√”，就可以对元件进行移动了。
如果要查看某个元件的信息，可以通过Display->Element，或单击图标，然后在Find 标签中选择好相应的元素。
通过控制面板的Visibility 标签，可以选择Etch 、Pin、Via、DRC 的各个子类的可视性。
“Visibility”下的“Views”可以用于快速切换窗口显示，其中的列表项内容是在进行过光绘的输出设置之后，就可以显示出来。
“Visibility”下的“layer”的意思就是对各层进行打开或者关闭显示，将小方框里打上“√”表示打开这层的显示，取消“√”表示不显示该层。
ALLEGRO培训包设定指定元件或网络约束规则标准版文档
A将L约LE束G规RO则约添束加管到理n器et上
将在约进束 行规高则速添布加线到时，ne一t上般都需要进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些
在规进则行 分高配速到布各线类时ne，t 一gr般ou都p需上要。进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些
上述步骤完成后，我们就要将已经设好的约束分配到这些 net group 上。
10
பைடு நூலகம்
ADLDLREG地R址O约线束，管片理选器线，和其他控制线的 NET_PHYSICAL_TYPE 设为DDR_ADDR.
点在击allpehgyrosic中al设ru置le不s同et的中约的束attach……，再点击右边控制面板中的 more
将下约面束 以规dd则r为添例加，到具ne体t上说明这些约束设置的具体步骤。
规 点则击分ph配y到sic各al类runleetsegtr中ou的p a上tt。ach……，再点击右边控制面板中的 more
将找约到束ck规n0则和添c加kp到0，ne点t上击 apply
DDR 地址线 、，片片选选及线其，他和控其制他线控：制线线宽的5mNilE，T_内PH部Y间SI距CA1L5_mTYiPl，E 外设部为间DD距R2_A0mDDil，R.应走成菊花链状拓
将 同约理束，规 可则 以添 将加D到DRn数et据上线，数据选通线和数据屏蔽线的 NET_PHYSICAL_TcYkPpE 设0，为 D点DR击_DATA,
点在击al右leg边ro控中制设面置板不中同的的m约or束e弹出的对话框 点AL击LE右G边RO控约制束面管板理中器的 more弹出的对话框
apply
DDR 数据线，ddrdqs，ddrdm线：线宽
Allegro布线规则设置说明说明书
Allegro布线规则的设置说明PCB布线经常会要求对重要的信号线进行规则的设置。
布线规则的设置通常包括线宽和线距两大部分。
下面就以一主板Layout guide为例部分说明之。
1. 首先是对整板未定义线规则的设置首先是对整板未定义线规则的设置，如下表所示：Net Name Width Spacing Net GroupNon-special Signal Inner layer:4Outer layer:5Inner layer:4Outer layer:5选择打开set standard values这里规定了Default line 在outer layer(TOP)和inner layer(INT1)中的line width 和pad to pad 的间距。
2. 接下来设置HOST 部分，部分，见下表要求：Net Name Width Spacing Space withothersignalNetGroupFSB Signals Inner layer:4Outer layer:58/1020HOST首先将属于此网络的所有net 定义为同一组，即BUS NAME=HOST选择Edit-Properties 并在右侧的当前命令栏中点击More 打开Find by name or property 窗口,ok这样就可以得到下面的窗口：至此一组HOST 线设置完毕，用同样的方法我们可以继续将DDR 等部分的线设置完3. 重新打开，选择spacing rule set-set value，点击ADD 添加HOST 8:10然后在Subclass 中，顶底层Line To Line 的间距为10，内层为8.4. 选择physical rule set-set value，点击ADD 添加HOST 4/5然后在Subclass 中，顶底层的线宽为5，内层为4.5. 无论是线宽还是线距都需要在assignment table 中进行和其他NET 的匹配。
ALLEGRO 约束规则设置步骤
ALLEGRO 约束规则设置步骤发布日期：2009-3-13 19:03:08文章来源：搜电浏览次数：255本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。
由于本人水平有限，错误之处难免，希望大家不吝赐教！在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好constraint 规则，并将这些规则分配到各类net group 上。
下面以ddr为例，具体说明这些约束设置的具体步骤。
1．布线要求DDR 时钟:线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以内DDR 地址、片选及其他控制线：线宽5mil，内部间距15mil，外部间距20mil，应走成菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短DDR 数据线，ddrdqs，ddrdm线：线宽5mil，内部间距15mil，外部间距20mil，最好在同一层布线。
数据线与时钟线的线长差控制在50mil 内。
2．根据上述要求，我们在allegro 中设置不同的约束针对线宽（physical），我们只需要设置3 个约束：DDR_CLK, DDR_ADDR, DDR_DATA设置好了上述约束之后，我们就可以将这些约束添加到net上了。
点击physical rule set 中的attach……，再点击右边控制面板中的more，弹出对话框如上图所示，找到ckn0和ckp0，点击apply，则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply，弹出即这两个net已经添加上了NET_PHYSICAL_TYPE 属性，且值为DDR_CLK.类似的，可以将DDR 数据线，数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE 设为DDR_DATA, DDR 地址线，片选线，和其他控制线的NET_PHYSICAL_TYPE 设为DDR_ADDR.上述步骤完成后，我们就要将已经设好的约束分配到这些net group 上。
allegro布线的注意事项
A. 创建网络表1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。
2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。
保证网络表的正确性和完整性。
3. 确定器件的封装（PCB FOOTPRINT）．4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则：A. 单板左边和下边的延长线交汇点。
B. 单板左下角的第一个焊盘。
板框四周倒圆角，倒角半径3.5mm。
特殊情况参考结构设计要求。
B. 布局1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。
按工艺设计规范的要求进行尺寸标注。
2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。
根据某些元件的特殊要求，设置禁止布线区。
3. 综合考虑PCB性能和加工的效率选择加工流程。
加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。
4. 布局操作的基本原则A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．D. 相同结构电路部分，尽可能采用“对称式”标准布局；E. 按照均匀分布、重心平衡、版面美观的标准优化布局；F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。
allegro设置间距规则
Allegro设置间距规则介绍本文档将介绍在使用A ll eg ro进行文档编辑时如何设置间距规则。
在排版过程中，合理的间距设置可以使文档视觉上更加美观，提高阅读体验。
我们将讨论如何设置段落间距、行间距和列表间距等。
段落间距段落间距是指段落之间的空白距离，通过调整段落间距可以让文档更易读。
以下是设置段落间距的方法：1.在两个段落之间添加一个空行，即可产生默认的段落间距。
示例：第一个段落第二个段落2.如果需要定制段落间距，可以使用Ma r kd ow n提供的语法，使用H T ML标签`<p>`来包裹需要设置间距的段落，并为该标签添加C SS样式来设置间距大小。
示例：<p st yl e="m ar gi n:10px0;">段落内容</p>行间距行间距是指同一段落中行与行之间的垂直间距。
合理的行间距可以提高文本的可读性。
以下是设置行间距的方法：1.使用Ma rk do wn的H TM L标签`<s pa n>`，并为该标签添加C SS样式来设置行间距大小。
示例：<s pa ns ty le="li ne-h ei gh t:1.5;">行间距为1.5倍</s pan>2.使用Ma rk do wn的H TM L标签`<d iv>`，并为该标签添加C S S样式来设置行间距大小。
示例：<d iv st yl e="l in e-h e ig ht:2;">行间距为2倍</di v>列表间距在M ar kd ow n中，我们经常使用列表来呈现内容，合适的列表间距可以使文档结构清晰。
以下是设置列表间距的方法：1.在每个列表项之间添加一个空行，即可产生默认的列表间距。
示例：-第一项-第二项2.如果需要调整间距大小，可以使用Ma r kd ow n的HT ML标签`<u l>`或`<o l>`，并为标签添加C SS样式来设置间距大小。
ALLEGRO培训包间距规则.pptx
02 建设方案 创建间距规则
➢DEFAULT表示默认规则，指在没有特别说明的情况下，以此规则为准。如同法律的宪法。 ➢单击右键选择Create—Space Cset , 即可创建新的间距规则。 ➢物理规则比如线宽，是指其本身。间距规则是指任意的两两之间，比两条走线之间的距离。 ➢需要有间距规则来限定位置关系的对象主要有：Line, Pins, Vias, Shape, Bond finger, Hole,BB Via Gap, ALL。
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02到过孔间距的实例，当走线设置了自动避让，走线会保持在设定间距对 过孔“绕环岛”一般经过。此处为默认间距5mil。 ➢违反间距规则所弹出的报警即DRC，会以这两个对象的英文名首字母来表示报警类型。 ➢比如LL, LV, PV 分别指线到线，线到过孔，引脚到过孔。以此类推。
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0打2 开建CO设N方S案TRAINT MANAGER（规则管理器）
➢打开CONSTRAINT MANAGER（规则管理器）,也可以点击工具栏的CM按钮。 ➢注意事项：必须结束掉当前的命令才能打开规则管理器。 ➢把一块PCB比喻成一个国家，规则管理器就是管理这个国家的法律。 ➢法律分为框架性的法律和不同适用对象具体的法律，规则也有默认规则和区域规则等。 ➢规则与规则之间有可能会产生冲突。
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02 建设方案 创建间距规则
➢因为是任意两个对象之间，所以可以是以LINE为参考 基准，设置LINE TO LINE, LINE TO PINS ,LINE TO HOLE等间距； 同样，也可以以PINS为参考基准，设 置PINS TO PINS, PINS TO HOLE 等等。 ➢具体的设置值，依然是来自于行业或者企业标准或工 程师的经验。 ➢间距规则不仅仅是影响布线，同时也影响布局。 ➢某些间距可能是基于EMC考虑，另外一些可能是为了 散热考虑，还有一些有可能是为后期的制造进行的工艺 设计，甚至是为了便于返修，预留一些空间给电烙铁。
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在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。
比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对Allegro 种的基本规则设置做一个详细的讲解。
注：本文是基于Allegro 15 版本的。
对于16版本不适用。
首先需要打开规则管理器，可通过以下三种方式打开：
一、点击工具栏上的图标。
二、点击菜单Setup->Constraints
三、在命令栏内输入"cns" 并回车
打开的规则管理器如下：
在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。
一般我们都默认开启。
可以实时查看产生的DRC 错误，并加以修正。
接下来的Spacing rule set 是对走线的线间距设置。
比如对于时钟线、复位线、及高速查分线。
我们可以再这里面加一规则，使其离其它信号线尽可能的远。
Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。
例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。
现针对一个时钟及电源，分别设置间距规则和物理规则。
首先筛选网络，对于需要设置线间距规则的网络赋上Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上Net_Physical_type 。
而对于即要线间距和线宽规则约束的
网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。
本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下：
点击菜单Edit->Properties
然后在右侧Find 一栏中选择Nets 。
如下图所示：
如果你知道PCB上网络名，那么你可以直接在PCB上选择一个网络。
假如你并不知道到底哪个网络是时钟，那么你可以选择Find下面的More
然后在弹出的对话框中筛选出时钟网络。
在上图中，选择一个时钟网络，该网络会自动出现在右边空白栏出，说明该网络已被选中。
如下图所示：
点击OK，接下来又弹出一个对话框。
如下图所示：
背面黄色高亮的网络就是所选择的时钟网络。
在该对话框中，依次选中Net_Spacing_Type 。
并输入一个名字，当然，这个名字可以随便命，但为了方便记忆，建议命为容易理解的词语，因其为时钟网络，现在对其命名为“CLK” .
OK，这步完成，规则设置就差不多完成一半了。
上文已经介绍了如何打开，规则管理器，接下来继续回到规则管理器。
在Spacing rule set 中选择Set value
上图中，Constraint Set Name一栏是现有的规则。
Subclass可选择每个走线层，分别对其设置不同的规则。
下面的三个按钮分别可添加、复制、删除后面文本框中填入的规则。
下面新建一个名为clk的规则。
当规则添加成功后，会在Constraint Set Name一栏出现新添加的规则名称。
如下图所示。
先分别对上图中的各个参数做介绍：
Pin to Pin 焊盘到焊盘之间的距离。
Line to Pin 走线到焊盘之间的距离。
Line to Line 走线到走线之间的距离。
Via to Via 过孔到过孔之间的距离。
Via to Pin 过孔到走线之间的距离。
Via to Line 过来到走线之间的距离。
Shape To Pin 铜皮到焊盘之间的距离。
在line to line一行将规则设置成20mil，如下图所示：
好了，到了这一步基本上完成了80%，最后一步，也是很关键的一步。
点击上图中的Assignment table 对网络进行匹配。
进入以下界面：
将规则按照上图所示进行匹配。
最后验证规则如下：
可以看到，匹配的规则已经生效。
教程到此为止，如有问题，请访问：.nflearn.。