最新[工学]eda实验指导及讲义PPT课件

二、开发环境介绍
VHDL语言－全加器二、开来自环境介绍层次化设计• 在设计输入过程中，往往采用层次化设计方法， 分模块、分层次地进行设计描述。描述器件总功 能的模块放置最上层，称为顶层设计；描述器件 最基本功能的模块放置最下层，称底层设计。顶 层设计和下一层之间的关系类似于软件设计中主 程序和子程序的关系。
EDA/SOC实验开发系统
一、背景知识
可编程器件内部逻辑单元图
一、背景知识
世界著名的数字可编程器件公司
九十年代以后发展很快，最 大的可编程逻辑器件供应商之 一。
FPGA的发明者，老牌 PLD/FPGA公司，是最大可编程 逻辑器件供应商之一。99年 Xilinx收购了Philips的PLD部门
[工学]eda实验指导及讲义
内容提要
零、EDA知识简介 一、背景知识 二、开发环境介绍 三、本次设计相关内容 四、实验要求
QuartusⅡ简介
QuartusⅡ提供了方便的设计输入方式、快速的编 译和直接易懂的器件编程。能够支持逻辑门数在百万 门以上的逻辑器件的开发，并且为第三方工具提供了 无缝接口。QuartusⅡ支持的器件有：Stratix Ⅱ、 Stratix GX、Stratix、Mercury、MAX3000A、 MAX 7000B、MAX 7000S、MAX 7000AE、 MAX Ⅱ、FLEX6000、FLEX10K、FLEX10KA、 FLEX10KE、Cyclone、Cyclone Ⅱ、APEX Ⅱ、 APEX20KC、APEX20KE和ACEX1K系列。 QuartusⅡ软件包的编程器是系统的核心，提供功能 强大的设计处理，设计者可以添加特定的约束条件来 提高芯片的利用率。
二、开发环境介绍
下载线原理图
JP1接目标板JTAG口，J1接计算机并口
二、开发环境介绍
可编程器件设计流程
CPLD或FPGA器件的设计一般可分为设 计输入、设计实现和编程三个设计步骤， 及 相应的前仿真（功能仿真）、后仿真 （时序仿真）和测试三个设计验证过程。
二、开发环境介绍
设计输入（Design Entry）
一、背景知识
芯 片 EPM7128SLC84--15
工作电压：5V 封装： PLCC84 I/O数： 64
宏单元 ： 128
ALTERA的EPM7128S CPLD是基于第二代MAX结构体 系的高性能EEPROM结构的CPLD。完全符合IEEE 1149.1 JTAG边界扫描标准，具有5V ISP的功能。具有最小5ns的引 脚到引脚的逻辑时延，最高可达175.4MHz的计数频率。引 脚可配置为开漏输出。每个宏单元都有独立的可编程电源 控制，最多可以节省50%的功耗。宏单元内的寄存器具有 单独的时钟和复位等信号。支持多种电压接口。
一、背景知识
EPM7128S芯片管脚图
一、背景知识
EPM7128S芯片各管脚定义
JTAG：TDI（14）、TMS（23）、TCK（62）、TDO（71） I/O：（输入/输出） 4、5、6、8、9、10、11、12、15、16、17、 18、20、21、22、24、25、27、28、29、30、31、33、34、 35、36、37、39、40、41、44、45、46、48、49、50、51、 52、54、55、56、57、58、60、61、63、64、65、67、68、 69、70、73、74、75、76、77、79、80、81 INPUT/GCLK1： 83（输入/时钟） INPUT/OE2/GCLK2：2 （输入/输出使能信号/时钟） INPUT/OE1： 84（输入/输出使能信号） INPUT/GLCR： 1 (输入/清除) VCC： 3、13、26、38、43、53、66、78（+5V电源） GND： 7、19、32、42、47、59、72、82（地）
一、背景知识
主流芯片选型指导
主流FPGA产品
型号（1.5V）
逻辑单 元
EP1C3
2,910
EP1C4
4,000
EP1C6
5,980
EP1C12 12,060
EP1C20 20,060
锁相环
1 2 2 2 2
M4K RAM 块
13 17 20 52 64
备注
每块RAM为 4Kbit，可以 另加1位奇偶 校验位
• QuartusII Altera新一代FPGA/PLD开发软件，适合新器件 和大规模FPGA的开发，已经取代MaxplusII。
• SOPC Builder :配合QuartusII，可以完成集成CPU的 FPGA芯片的开发工作
• DSP Builder: QuartusII与Matlab的接口，利用IP核在 Matlab中快速完成数字信号处理的仿真和最终FPGA实现
Lattice是ISP（在线可编程） 技术的发明者， Lattice中小规 模PLD/FPGA比较有特色， 是 世界第三大可编程逻辑器件供 应商。
位于硅谷圣侯塞的ALTERA总部
一、背景知识
开发软件
• MAX+PLUSII 普遍认为MaxplusII曾经是最优秀的PLD开 发平台之一，适合开发早期的中小规模PLD/FPGA,目前已 经由QuartusII替代
电路图
电路图是 图形化的表达 方式，使用元 件符号和连线 等符号来描述 设计。电路图 描述要求设计 工具提供必要 的元件库和逻 辑宏单元库。
二、开发环境介绍
设计输入（Design Entry）
• 硬件描述语言 硬件描述语言用于文本形式描述设计，又可
分为普通的硬件描述语言和行为描述语言。普通 的硬件描述语言，如ABEL—HDL、CUPL和 MINC—HDL。它们支持布尔方程、真值表、状 态机等逻辑表达式，适合对计数器、译码器和状 态机等逻辑功能的描述。行为描述语言，如VHDL 和Verilog –HDL。行为描述语言类似于C语言， 在描述复杂设计时非常简洁，具有很强的逻辑描 述和仿真功能，是未来硬件描述语言的主流。
二、开发环境介绍
编程硬件设置
启动MAXPLUS II开发系统，打开MAX+PLUS II编程 器，即选Programmer，选Options\Hardware Setup，
按如下对话框设置编程硬件。
二、开发环境介绍
程序下载过程
安装下载编程电缆：将其25针的接插头接到计算机的并行口 上，另一端连接到实验箱的JTAG编程座上，并确保电缆两端 接触良好。