实验三态输出触发器及锁存器

锁存器与触发器ppt课件.ppt

二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T）
5.2 SR锁存器 SR是各种触发器的基本构成部分一、电路结构与工作原理
图5.2.1 或非门构成的SR锁存器
’ ’
a.电路图
b.图形符号
图5.2.2 与非门构成的SR锁存器
5.2.1 SR锁存器
电路的初态与次态
VI1 1 VO1 Q 1 1
VI1 1 VO1 Q 0 0
1 VI2
G2
Q0 VO2
1 VI2
G2
Q1 VO2
3. 模拟特性分析
O1 = I2 I1 = O2
G1 VI1 1 VO1 Q
O1
e
稳态点
(dQ=1)
1 VI2
G2
Q VO2
c
介稳态
点
a
0
b 稳态点
(Q=I01)
概述
一、能用于记忆1位二进制信号的基本单元电路统称为触发器
5）动作特点：E=1期间电路对信号敏感，并按S 、 R信号改变锁存器的状态。
5.2.2 D 锁存器
1. 逻辑门控 D 锁存器
逻辑电路图
R
G4 & Q4
G2
≥1
E
1 G5
D S
≥1 &
Q3 G1 G3
国标逻辑符号
Q
D 1D
Q
E E1
Q
Q
该锁存器有几种工作状态?有非定义状态吗?
1. 逻辑门控 D 锁存器
逻辑功能
D 锁存器的功能表
E
R =D
G4 &
Q4
G2 ≥1
G5 1
≥1 & Q3

数字电路实验讲义

数字电路实验讲义课题：实验一门电路逻辑功能及测试课型：验证性实验教学目标：熟悉门电路逻辑功能，熟悉数字电路实验箱及示波器使用方法重点：熟悉门电路逻辑功能。

难点：用与非门组成其它门电路教学手段、方法：演示及讲授实验仪器：1、示波器；2、实验用元器件74LS00 二输入端四与非门 2 片74LS20 四输入端双与非门 1 片74LS86 二输入端四异或门 1 片74LS04 六反相器 1 片实验内容：1、测试门电路逻辑功能（1）选用双四输入与非门74LS20 一只，插入面包板（注意集成电路应摆正放平），按图1.1接线，输入端接S1～S4(实验箱左下角的逻辑电平开关的输出插口)，输出端接实验箱上方的LED 电平指示二极管输入插口D1～D8 中的任意一个。

（2）将逻辑电平开关按表1.1 状态转换，测出输出逻辑状态值及电压值填表。

2、逻辑电路的逻辑关系（1）用74LS00 双输入四与非门电路，按图1.2、图1.3 接线，将输入输出逻辑关系分别填入表1.2，表1.3 中。

（2）写出两个电路的逻辑表达式。

3、利用与非门控制输出用一片74LS00 按图1.4 接线。

S 分别接高、低电平开关，用示波器观察S 对输出脉冲的控制作用。

4、用与非门组成其它门电路并测试验证。

（1）组成或非门：用一片二输入端四与非门组成或非门B==，画出电路图，测试并填+Y∙ABA表1.4。

（2）组成异或门：①将异或门表达式转化为与非门表达式；②画出逻辑电路图；③测试并填表1.5。

5、异或门逻辑功能测试（1）选二输入四异或门电路74LS86，按图1.5 接线，输入端1、2、4、5 接电平开关输出插口，输出端A、B、Y 接电平显示发光二极管。

（2）将电平开关按表1.6 的状态转换，将结果填入表中。

6、逻辑门传输延迟时间的测量用六反相器74LS04 逻辑电路按图1.6 接线，输入200Hz 连续脉冲（实验箱脉冲源），将输入脉冲和输出脉冲分别接入双踪示波器Y1、Y2 轴，观察输入、输出相位差。

实验四、锁存器、触发器功能测试及应用

实验报告课程名称：实验项目名称：锁存器、触发器功能测试及应用专业：报告人：学号：班级：实验时间：天津城建大学控制与机械工程学院1．基本RS锁存器基本RS锁存器可以是由两个与非门在输出端交互反馈组成双稳态存储电路。

图1所示为用与非门构成的基本RS锁存器。

图1用与非门构成的基本RS锁存器74LS00外引线排列和逻辑符号如图2所示：图2 74LS00的外引线排列图2.D触发器D触发器在时钟脉冲CP的前沿(上升沿01)触发翻转，触发器的次态取决于CP脉冲上升沿来到之前D端的状态，特性方程为 = Dn。

因此，它具置0、置1两种功能。

在CP = 0、CP = 1期间和下降沿到来，D端的数据状态变化，都不会影响触发器的输出状态。

图3 74LS74逻辑符号图图4 74LS74引脚排列图3.JK触发器JK触发器(74HC112)是一种利用传输延迟时间的边沿JK触发器，它在时钟脉冲CP的后沿即在CP脉冲的(下降沿10)触发翻转。

本实验采用的集成芯片为74LS112型(双JK下降沿触发，带清零)，引脚排列图形符号如图所示。

图5和必须接高电平。

JK触发器利用CP的下降沿触发，D触发器利用CP 的上升沿触发。

4 触发器的转换触发器的转换是在实际中是经常用到的，其方法是将两种触发器的状态方程相比较得到到J，K端的表示即可。

例如将JK触发器转换成触发器的功能。

图61.基本RS锁存器的功能测试选用一片74LS00组成一个RS锁存器。

按图1连接好测试电路，按照表1中条件，观察并记录锁存平触发的特点。

表1基本RS锁存器的功能表功能0 00 11 01 12.JK触发器的功能测试根据图5，选用74LS112，按表2要求测试74LS112的逻辑功能，观察并记录触发器输出端(1)直接复位、置位端的功能测试，体会它决定触发器初态的作用。

(2)逻辑功能的测试。

要求在不同的输入状态和初始状态下测试输出端状态。

表2 JK触发器功能测试表CP J K0 1 ×××1 0 ×××1 1 ↓0 01 1 ↓0 01 1 ↓0 11 1 ↓0 11 1 ↓ 1 01 1 ↓ 1 01 1 ↓ 1 11 1 ↓ 1 11 1 ↑ 1 13.JK触发器构成触发器按图6连接好测试电路，用实验室提供的连续脉冲做时钟脉冲，用示波器观测并记录CP和Q的表3 分频作用波形图波形CP4.D触发器的功能测试选用74LS74，按表4要求测试74LS74的逻辑功能，观察并记录触发器输出端的变化情况。

电路中的触发器与锁存器

电路中的触发器与锁存器电路中的触发器和锁存器是数字电子电路中非常重要的组件。

它们在计算机、通信设备和各种数字系统中起着关键的作用。

触发器和锁存器可以存储和传输二进制数据，是数字电路中的存储单元。

一、触发器触发器是一种多稳态逻辑电路，可以存储和处理二进制数据。

它可以将输入信号通过时钟脉冲的触发而切换到输出端。

触发器有两个稳态，即使时钟信号停止，触发器的输出也会保持不变。

在数字电路中，常用的触发器有SR触发器、D触发器、JK触发器和T触发器等。

SR触发器是最简单的触发器之一，它有两个输入端，分别是S （Set，设定）和R（Reset，复位）。

当S和R都为低电平时，输出保持不变；当S为高电平，R为低电平时，输出为高电平；当S为低电平，R为高电平时，输出为低电平；而当S和R都为高电平时，则为禁止状态。

D触发器也是一种常用的触发器，它只有一个输入端D。

当时钟信号到来时，输入端的值被传送到输出端。

这使得D触发器非常适用于数据存储、寄存器和移位寄存器等应用。

JK触发器是一种可改变输出状态的触发器。

它有两个输入端，分别是J（Set）和K（Reset）。

当时钟信号到来时，JK触发器的输出将根据J、K的状态进行切换。

当J和K同时为1时，输出反转；当J和K同时为0时，输出保持上一个状态不变；当J为1，K为0时，输出为1；而当J为0，K为1时，输出为0。

T触发器是一种特殊的JK触发器，它只有一个输入端T（Toggle，翻转）。

当时钟信号到来时，T触发器的输出将根据输入端的状态进行翻转。

如果T为1，输出翻转；如果T为0，输出保持不变。

二、锁存器锁存器是一种用来存储和传输二进制数据的电路。

它可以在时钟信号的作用下，将数据保持在输出端，并在时钟信号改变时刷新数据。

常用的锁存器有RS锁存器、D锁存器和JK锁存器等。

RS锁存器和SR触发器的工作原理类似，有两个输入端R和S，用于设置和复位。

当R和S同时为0时，输出保持不变；当R为1，S为0时，输出为1；当R为0，S为1时，输出为0；而当R和S同时为1时，则为禁止状态。

三态输出触发器和锁存器实验报告有数据

三态输出触发器和锁存器实验报告有数据1. 理解三态输出触发器和锁存器的工作原理；2. 掌握三态输出触发器和锁存器的实验方法；3. 熟悉使用示波器进行实验测量和数据分析。

实验器材:- 简易逻辑实验箱- 三态输出触发器芯片（例如74LS373）- 锁存器芯片（例如74LS175）- 计时器芯片（例如555）- 示波器- 电源和电线等其他辅助器材实验原理:1. 三态输出触发器（Tri-state Output Flip-Flop）:三态输出触发器是一种特殊的双稳态触发器，其输出可以处于三种状态之一: 高电平、低电平和高阻态（High-Z）。

利用一个使能端（Enable）来控制输出状态，当使能端为低电平时，输出处于高阻态，此时输出不受触发器的状态控制；当使能端为高电平时，输出由触发器的状态决定。

74LS373是一种广泛使用的三态输出触发器芯片，其引脚功能如下（以16位为例）：- D0 ~ D15: 数据输入端，用于输入要存储的数据；- OE：输出使能端，用于控制输出状态；- LE：锁存使能端，用于控制存储操作；- Q0 ~ Q15: 输出端，输出存储的数据。

实验中，我们将通过控制OE和LE端的电平来实现三态输出触发器的控制和数据存储。

2. 锁存器（Latch）:锁存器是一种具有存储功能的触发器，可以通过控制使能端来实现数据的锁存和释放。

常见的锁存器有SR锁存器和D锁存器等。

74LS175是一种广泛使用的锁存器芯片，其引脚功能如下（以四位为例）：- D0 ~ D3: 数据输入端，用于输入要存储的数据；- EN: 使能端，用于控制存储操作；- Q0 ~ Q3: 输出端，输出存储的数据。

实验中，我们将通过控制EN端的电平来实现锁存器的控制和数据存储。

实验步骤:实验一: 三态输出触发器实验1. 连接电路: 将74LS373芯片插入实验箱中，并按照引脚功能连接电路，包括数据输入端、输出端、输出使能端和锁存使能端等。

实验三态输出触发器及锁存器

实验7 三态输出触发器及锁存器
一、实验目的
1．掌握三态触发器和锁存器的功能及使用方法．
2．学会用三态触发器和锁存器构成的功能电路。

二、实验仪器及材料
1．双踪示波器
2．器件：CD4043 三态输出四R—S触发器一片
74LS75 四位D锁存器一片
三、实验内容
1．锁存器功能及应用
图4．I为74LS75四D锁存器，每两个D锁存器由一个锁存信号G控制，当G为高电平时，输出端Q随输入端D信号的状态变化，当G由高变为低时，Q 锁存在G端由高变低前Q的电平上。

图4．l
（l）．验证图4．l锁存器功能，并列出功能状态表。

（2）．用74LS75组成数据锁存器
按图27。

2接线，1D～4D接逻辑开关作为数据输入端，G1，2和G 3，4 接到一起作为锁存选通信号ST，IQ～4Q分别接到7段译码器的A-D端，
数据输出由数码管显示。

设：逻辑电平H为“l”、L为“0”
ST＝l，输入0001，0011，0111，观察数码管显示。

ST=0，输入不同数据，观察输出变化。

2．三态输出触发器功能及应用
4043为三态R－S触发器，其包含有4个R-S触发器单元，输出端均用CMOS传输门对输出状态施加控制。

当传输门截止时，电路输出呈
“三态”，即高阻状态。

管脚排列见图4．3。

（1）．三态输出R－S触发器功能测试
验证RS触发器功能，并列出功能表。

注意：（a）．不用的输入端必须接地，输出端可悬空。

（b）．注意判别高阻状态，参考方法：输出端为高阻状态时用万用
表电压档测量电压为零，用电阻档测量电阻为无穷大。

exp__数电实验四

数电实验报告（报告类别：正常迟交补做其他）报告分：加减分：实验题目：三态输出触发器及锁存器扣分系数：成绩：姓名:学号：学院：理学院年级：实验目的：1．掌握三态输出触发器及锁存器的功能及使用方法2.学会三态输出触发器及锁存器构成的功能电路专业：电子信息科学与技术班号：联系电话：实验日期：2013/5/15友情提示：实验报告必须按时、按实验项目交给老师实验仪器及材料：a) 双踪示波器b) 器件CD4043 （三态输出四R-S触发器）一片74LS75 （四位D锁存器）一片三、实验内容1．锁存器功能及应用图4.1为74LS75四D锁存器，每两个D锁存器由一个锁存信号G控制，当G为高电平时，输出端Q随输入端D信号的状态变化，当G由高变为低时，Q锁存在G端由高变低前Q 的电平上。

（1）验证图4.1锁存器功能，并列出功能状态表。

验证电路图如下功能状态表G D Q Q’1 0 0 11 1 1 00 0 Qn Qn’0 1 Qn Qn’注： Qn 为G端由高变低前Q的电平上。

（2）用74LS75组成数据锁存器按图4.2接线，1D~4D接逻辑开关作为数据输入端，G1，2和G3，4接到一起作为锁存选通信号ST，1Q~4Q分别接到7段译码器的A-D端，数据输出由数码管显示。

设：逻辑电平H为“1”，L为“0”ST=1，输入0001，0011，0111，观察数码管显示。

ST=0，输入不同数据，观察输出变化。

图4.2 图4.3测试电路图如下：实验结果如下：当ST=1，输入0001、0011、0111时，数码管依次显示数字：1，3，7，这与前面的电平的相位是一致的。

当ST=0时，不论输入怎么变化，输出数码管没有变化。

2．三态输出触发器功能及应用4043为三态R-S触发器，其包含有4个R-S触发器单元，输出端均用CMOS传输门对输出状态施加控制。

当传输门截止时，电路输出呈“三态”，即高阻状态。

管脚排列见图4.3。

（1）三态输出R-S触发器功能测试验证R-S触发器功能，并列出功能表。

实验十三、三态输出触发器及锁存器

ST=1,输入0001，1000，1001，观察数码管显示。 ST＝0，输入不同数据，观察输出变化。 2.三态输出触发器功能及应用 4043为三态RS触发器，其包
1S 4 1R 3 6 2S 7 2R 3S 12 3R 11 4S 14 15 4R 5 EN VCC
16 2
9 10
Q1
含有4个RS触发单元，输出端均
实验十三三态输出触发器及锁存器
一、实验目的
1. 掌握三态触发器和锁存器的功能及使用方法。
2. 学会用三态触发器和锁存器构成的功能电路。
二、实验仪器及器件
1. 现代电子技术实验台 2. 器件： 74LS75 四位D锁存器 1套 1片（A41）
CD4043
CD4081 CD4069
三态输出四RS触发器
1 R
1
EN
Vss 7
图3.13.4 CD4043构成总线数据锁存器
注意：CD4043的R和EN端不能悬空，可接到逻辑开关上。
VCC 4B 4A 4Y 3Y 3B 3A
1A 1B 1Y 3Y 2A 2B GND
COMS六反相器
COMS四—2输入与门
CD4043三态输出RS触发器引脚图
五、实验报告要求 1.总结三态触发器的特点。 2.整理并画出CD4043和74LS75的逻辑功能表。 3.比较图3.13.2和3.13.4锁存器的异同，总结锁存器的组成、功能及应用。
(b)注意判别阻状态。
参考方法：输出端为高阻状态时用万用表测量电压为零，电阻为无穷大。三态输出触发器功能表
（2）用三态触发器4043构成总线数据锁存器
图3.13.4是用4043和一个四二输入端与非门4081（数据
选通器）及一片4069（作缓冲器）构成的总线数据锁存器。

数字电路实验指导书

数字逻辑电路实验指导书南京师范大学计算机系2017．10数字逻辑电路实验Digital Logic Circuits Experiments一、实验目的要求：数字逻辑电路实验是计算机科学与技术专业的基础实验，与数字逻辑电路理论课程同步开设（不单独设课），是理论教学的深化和补充，同时又具有较强的实践性，其目的是通过若干实验项目的学习，使学生掌握数字电子技术实验的基本方法和实验技能，培养独立分析问题和解决问题的能力。

二、实验主要内容：教学内容分为基础型、综合型，设计型和研究型，教学计划分为多个层次，学生根据其专业特点和自己的能力选择实验，1～2人一组。

但每个学生必须选做基础型实验，综合型实验，基础型实验的目的主要是培养学生正确使用常用电子仪器，掌握数字电路的基本测试方法。

按实验课题要求，掌握设计和装接电路，科学地设计实验方法，合理地安排实验步骤的能力。

掌握运用理论知识及实践经验排除故障的能力。

综合型实验的目的就是培养学生初步掌握利用EDA 软件的能力，并以可编程器件应用为目的，培养学生对新技术的应用能力。

初步具有撰写规范技术文件能力。

设计型实验的目的就是培养学生综合运用已经学过的电子技术基础课程和EDA软件进行电路仿真实验的能力，并设计出一些简单的综合型系统，同时在条件许可的情况下，可开设部分研究型实验，其目的是利用先进的EDA软件进行电路仿真，结合具体的题目，采用软、硬件结合的方式，进行复杂的数字电子系统设计。

数字逻辑电路实验实验1 门电路逻辑功能测试实验预习1 仔细阅读实验指导书，了解实验内容和步骤。

2 复习门电路的工作原理及相应逻辑表达式。

3 熟悉所用集成电路的引线位置及各引线用途。

4 熟悉TTL门电路逻辑功能的测试。

5 了解数字逻辑综合实验装置的有关功能和使用方法。

实验目的1 熟悉数字逻辑实验装置的有关功能和使用方法。

2 熟悉双踪示波器的有关功能和使用方法。

3 掌握门电路的逻辑功能，熟悉其外形和外引线排列。

锁存器和触发器

锁存器和触发器锁存器（Latch）和触发器（Flip-flop）是数字电路中常用的存储元件。

它们能够存储一个或多个位的信息，并将其在需要的时候保持下去。

在数字电路中，锁存器和触发器常用于存储、传输和操作数据。

本文将介绍锁存器和触发器的基本原理、特性和应用。

1. 锁存器锁存器是一种能够存储和保持输入信号状态的元件。

它可以通过一个控制信号来控制存储和保持动作。

常见的锁存器有SR锁存器、D锁存器和JK锁存器。

1.1 SR锁存器SR锁存器是由两个交叉连接的与非门构成的。

它有两个输入信号：S（Set）和R（Reset）。

当S=1、R=0时，输入Q=1，输出Q’=0；当S=0、R=1时，输入Q=0，输出Q’=1；当S=0、R=0时，保持前一状态不变；当S=1、R=1时，无效。

SR锁存器的真值表如下：S R Q Q’0 0 Q Q’0 1 0 11 0 1 01 1 禁止禁止1.2 D锁存器D锁存器是由一个与非门和一个与门构成的。

它只有一个输入信号D（Data）。

当D=0时，输入Q=0，输出Q’=1；当D=1时，输入Q=1，输出Q’=0。

D锁存器的真值表如下：D Q Q’0 0 11 1 01.3 JK锁存器JK锁存器是由两个与非门和一个与门构成的。

它有两个输入信号J（Jump）和K（Kill）。

当J=1、K=0时，输入Q=1，输出Q’=0；当J=0、K=1时，输入Q=0，输出Q’=1；当J=0、K=0时，保持前一状态不变；当J=1、K=1时，输入Q’=Q’的反相。

JK锁存器的真值表如下：J K Q Q’0 0 Q Q’0 1 0 11 0 1 01 1 翻转翻转2. 触发器触发器是一种特殊的锁存器，它能够根据时钟信号进行同步操作。

触发器有很多种类，其中最常见的是D触发器、JK触发器和T触发器。

2.1 D触发器D触发器是一个带有使能端的触发器，它只有一个输入信号D（Data），一个时钟信号CLK（Clock）和一个使能信号EN（Enable）。

【数字电路设计实训】实验指导书

数字电路设计实训实验指导书编写人：许一男审核人：金永镐延边大学工学院电子信息通信学科目录一、基础实验部分实验一门电路逻辑功能及测试 (1)实验二组合逻辑电路（半加器、全加器及逻辑运算） (5)实验三R-S,D,JK触发器 (9)实验四三态输出触发器，锁存器 (12)实验五集成计数器及寄存器 (15)实验六译码器和数据选择器 (18)实验七555时基电路 (21)二、选做实验部分实验八时序电路测试机研究 (26)实验九时序电路应用 (29)实验十四路优先判决电路 (31)三、创新系列（数字集成电路设计）实验部分实验十一全加器的模块化程序设计与测试 (33)实验十二串行进位加法器的模块化程序设计与测试 (35)实验十三N选1选择器的模块化程序设计与测试 (36)实验一门电路逻辑功能及测试一、实验目的1. 熟悉门电路逻辑功能2. 熟悉数字电路学习机及示波器使用方法二、实验仪器及材料1. 双踪示波器2. 器件74LS00 二输入端四与非门2片74LS20 四输入端双与非门1片74LS86 二输入端四异或门1片74LS04 六反相器1片三、预习要求1. 复习门电路工作原理及相应逻辑表达式。

2. 熟悉所用集成电路的引线位置及引线用途。

3. 了解双踪示波器的使用方法。

四、实验内容实验前按学习机使用说明先检查学习机电源是否正常，然后选择实验用的集成电路，按自己设计的实验电路图接好连线，特别注意Vcc及接地线不能接错。

线接好后经实验指导教师检查无误方可通电实验。

实验中改动接线需先断开电源，接好线后再通电实验。

1. 测试门电路逻辑功能图1.1（1）选用四输入与非门74LS20一只，插入面包板，按图1.1接线，输入端接S1~S4（电平开关输出端口），输出端接电平显示发光二极管（D1~D8任意一个）。

（22.异或门逻辑功能测试。

图1.2（1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接电平开关，输出端A、B、Y接电平显示发光二极管。

数字电路实验指导

实验一、TTL逻辑门的逻辑功能及主要参数的测试一、实验目的1，掌握TTL与非门主要参的测试方法；2，掌握TTL与非门传输特性的测试方法；二、实验仪器1，数字实验装置一台；2，示波器一台；3，数字毫伏表一只；4，uA电流表一只；5，74LS00 一片；三、实验原理（一）、与非门逻辑功能二输入端F=AB四输入端F=ABCD（二）、TTL与非门主要参数1，空载导通电源电流IE1；IE1是与非门处于开启状态下流过电源的电流，其大小标志着开态门功耗P1的大小，P1=Vcc IE1。

（一般指标：IE1≤10mA）。

2，空载截止电源电流IE2；IE2是与非门处于关闭状态下流过电源的电流，其关闭门的功耗P2=Vcc IE2，与非门静态功耗：P=（P1+P2）/2。

（一般指标：IE2≤5mA）。

3，输入短路电流Iis：输入短路电流Iis是被测输入端接，其余输入端悬空时，灌进前级门的负载电流，，Iis太大将影响前级门的扇出系数（一般指标：Iis≤1.5mA）。

4，输入漏电流IiH是寄生晶体管效应产生的输入电流。

（一般指标：IiH≤70mA）。

5，输出高电平V OH；输出高电平是电路的关态输出电平，即电路输入端有一个以上低电平时的输出值（一般指标：V OH≥3.2V）。

6，输出低电平V OL；输出低电平是电路的开态输出电平，即所有输入端接高电平时的输出电平值，（一般指标：V OL≤0.35V）。

7，开门电平V ON；开门电平V ON是指输出为额定低电平时的最小输入电平。

（一般指标：V OL≤1.8V）。

8，关门电平V OFF ；开门电平V OFF 是指输出为额定高电平的90%时的输入电平。

（一般指标：V OFF ≥0.8V ）。

9，扇出系数N ；扇出系数N 是指电路在正常工作条件下带同类门的个数，它反映了门电路带负载的能力。

N=IL/Iis ；其中IL ：门电路开态时的负载电流，Iis ：输入短路电流，（一般指标：N ≥8）。

锁存器实验实验报告

一、实验目的1. 理解锁存器的概念和功能。

2. 掌握锁存器的分类及其工作原理。

3. 通过实验验证锁存器的功能，加深对锁存器原理的理解。

二、实验器材1. 74LS373锁存器芯片2. 74LS04门电路芯片3. 电源4. 连接线5. 逻辑分析仪6. 示波器三、实验原理锁存器是一种具有记忆功能的数字电路，它可以将输入信号保持一段时间，直到新的输入信号到来。

锁存器分为同步锁存器和异步锁存器两种。

1. 同步锁存器：在时钟信号的作用下，输入信号被锁存。

74LS373芯片为同步锁存器，具有三态输出功能。

2. 异步锁存器：在任何时刻，输入信号都可以被锁存。

74LS04芯片为异步锁存器。

四、实验步骤1. 同步锁存器实验（1）搭建电路：将74LS373芯片的输入端分别连接到74LS04芯片的输出端，输出端连接到逻辑分析仪。

（2）设置输入信号：使用示波器观察74LS04芯片的输出信号，将其作为输入信号连接到74LS373芯片的D0-D7端。

（3）观察锁存效果：在时钟信号的作用下，观察逻辑分析仪的输出，验证74LS373芯片的锁存功能。

2. 异步锁存器实验（1）搭建电路：将74LS04芯片的输入端连接到电源，输出端连接到逻辑分析仪。

（2）设置输入信号：使用示波器观察电源信号，将其作为输入信号连接到74LS04芯片的输入端。

（3）观察锁存效果：在任何时刻，观察逻辑分析仪的输出，验证74LS04芯片的锁存功能。

五、实验结果与分析1. 同步锁存器实验结果：在时钟信号的作用下，逻辑分析仪的输出与74LS04芯片的输出信号保持一致，验证了74LS373芯片的锁存功能。

2. 异步锁存器实验结果：在任何时刻，逻辑分析仪的输出与电源信号保持一致，验证了74LS04芯片的锁存功能。

通过本次实验，我们掌握了锁存器的概念、分类和工作原理，并通过实验验证了锁存器的功能。

实验过程中，我们学会了使用逻辑分析仪和示波器观察信号，提高了动手能力。

六、实验总结1. 通过本次实验，我们深入理解了锁存器的概念和功能，掌握了锁存器的分类及其工作原理。

锁存器与触发器各详解.pptx

S 为置位端Set 。
1
≥1
0
1
≥1
0 0
≥1
1
3
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3）S=R=0时 Q 和 Q 互锁，保持不变。这是锁存器的特点：当输入处于某一状态时，输出保持。
两个稳定状态：
S=0，R=0，Q=1： S=0，R=0，Q=0：
0
1
≥1
≥1
锁Q 存=0 器的存储 Q 记=1 忆功能
1
0
≥1
≥1
0
0
2. T 3、状态转换图
Qn1 TQnTQn
TJ ==11
K=×
T=KJ0==×0
0
1
KJT==×0=0
TKJ===×11
当T触发器的输入控制端为T=1时，称为T’触发器。
T’触发器的特性方程为： Qn1 Qn
46
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四、 RS触发器
1. 状态真值表
QQ
S
R
S CP R
(b) 曾用符号
CP
S
R
置为为““？1””状状态态
CP
Q F主 Q
S CP R
1
J .K
CP
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(4) J=0,K=0
保持原态保持原态
Q
.
Q.
Q F从 Q
CP
S
R
CP
Q F主 Q S 0 CP R0
0
0
J .K
1
CP 0
0
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保持原态
1
真值表
CP↓
J K Qn 000 001 010 011 100 101 110 111

三态输出触发器和锁存器实验报告有数据

三态输出触发器和锁存器实验报告1.引言三态输出触发器和锁存器是数字电路中常用的组合逻辑电路元件。

它们在计算机系统和通信系统中扮演着重要的角色。

本实验旨在通过实际操作和观察，了解三态输出触发器和锁存器的工作原理及其应用。

2.三态输出触发器2.1 三态输出触发器的基本原理三态输出触发器是一种具有三个输出状态的触发器。

它的输出可以处于高电平、低电平和高阻态之一。

在输入端给出使能信号时，触发器的输出会按照输入信号和触发器的特性进行相应的改变。

当使能信号为高电平时，输出根据输入信号和触发器的特性进行逻辑运算，将结果送到输出端。

当使能信号为低电平时，输出为高阻态，此时输出端不对外输出电信号。

2.2 三态输出触发器的应用三态输出触发器常用于总线控制、数据存储和数据传输等场景。

例如，在计算机系统中，总线控制器使用三态输出触发器来控制数据的传输和存储，实现数据的读写操作。

在通信系统中，三态输出触发器可以实现多路复用和分时复用等功能。

2.3 三态输出触发器的实验过程和结果在本实验中，我们使用了74LS125芯片来实现三态输出触发器。

首先，我们按照电路连接图将芯片与其他元件连接好。

然后，我们使用示波器对74LS125芯片的输出波形进行观测和记录。

接下来，我们通过改变使能信号的输入，观察输出波形的变化。

最后，我们根据实验结果总结出了74LS125芯片的使用方法和特性。

2.3.1 实验材料和设备•74LS125芯片•示波器•电缆和连接线•电源2.3.2 实验步骤1.连接电路：根据电路连接图将74LS125芯片与其他元件连接好。

2.设置示波器：将示波器连接到74LS125芯片的输出端，设置示波器的参数。

3.提供电源：为电路提供适当的电源。

4.观测波形：通过改变使能信号的输入，观测并记录输出波形的变化。

5.分析结果：根据实验结果分析74LS125芯片的使用方法和特性。

2.3.3 实验结果在实验过程中，我们观测到了使能信号和输出波形之间的关系。

三态RS锁存触发器CD4043中文资料(引脚图,真值表及电气参数)

三态RS锁存触发器CD4043中文资料（引脚图,真值表及电气参数）
CD4043:四三态R-S锁存触发器（高电平触发）当EN为逻辑1或高电平时，Q端输岀内部锁存器的状态；当EN逻辑0或低电平时，Q端呈高阻抗状态。

CD4043为四交叉耦合三态COS/MOS或非锁存器，具有独立Q输岀端和单独的置位S和复位R输入端。

Q输岀有三态功能，由公共的三态控制输入端EN控制。

三态功能使CD4043输岀可以直接
连到系统总线上。

CD4043真值表：
CD4043引脚图：
CD4043引脚功能图
CD4043引脚功能描述
CD4043内部结构图：
CD4043方框图
CD4043电气参数:
Recomme nded Operati ng Con diti ons 建议操作条件:
CD4044中文资料。

YUY-SAD 数字模拟电路实验箱

YUY-SAD 数字/模拟电路实验箱YUY-SAD数字/模拟电路实验箱是根据最新的教学大纲中确定的教学实验要求为基础，汲取了众多专业教师的教学经验，并综合了众多同类产品的优点而设计的。

它函盖了《模拟电子技术基础》及《数字电路基础》课程大部分的实验内容，既为初学者提供了验证性实验电路，又为课程设计提供了扩展平台。

一、系统特点1、扩展性强。

实验箱主板配置有数电、模电实验时经常用到的电源、信号源、输入接口，输出显示接口、测量单元、实验扩展区，及实验模块电路，以完成不同的实验，也可以进行课程设计实验，大大增强了该实验箱的适用性、扩展性。

2、实验原理图都印刷在实验板表面，实验电路由学生按照实验原理图进行搭建，既培养了学生的独立思维能力及动手能力。

4、实验连线插孔采用锁紧式镀金插孔，通过焊接固定在实验板上，不松动，不氧化，寿命长，连接可靠，维修方便、简捷；6、电源输出均有过流保护，自动恢复功能。

7、实验箱由一体型铅合金型材制成，箱体牢固可靠，不变形，重量轻，绝缘安全性能好，开关箱盖方便可靠，外型美观，造型气派。

二、系统组成1、电源：输入：AC 220V±10%，50HZ输出：※DC：+5V，I ≥1A※DC：±12V，I ≥0.2A※DC：-5V～-12V可调，I ≥0.2A※DC：＋5V～＋27V可调，I ≥0.2A以上各路输出均有过流保护，自动恢复功能※AC V:7.5V×2；AC I≥0.15A2、直流信号源：双路–0.5V～＋0.5V；–5V～＋5V两档连续可调.3、函数发生器：输出频率：2Hz～90KHz，分四档可输出方波（0～20V）、三角波（0～15V）、正弦波（0～10V）4、手动单脉冲电路2组（带消抖）：每组可同时输出正负两个脉冲，脉冲幅值为TTL电平。

5、固定频率脉冲源10路，输出为TTL电平：1Hz、10Hz、100Hz、1KHz、10KHz、100KHz、500KHz、1MHz、5MHz、10MHz；6、数字LED显示：（1）LED0～LED3由4位七段共阴LED数码管及二～十进制译码器组成（2）LED4～LED5两位七段段码a.b.c.d.e.f.g.h经电阻到插孔。

触发器实验报告

实验目的与要求：实验目的：（1）熟悉并掌握RS、D、JK、T触发器的构成、工作原理和功能测试方法；（2）掌握不同逻辑功能触发器的相互转换；（3）掌握三态触发器和锁存器的功能及使用方法；（4）学会触发器、三态触发器、锁存器的应用。

预习要求：（1）复习各种触发器的工作原理、逻辑功能及不同结构形式触发器的触发方式、工作特性；（2）熟悉集成D触发器、JK触发器、三态输出RS触发器、D锁存器的引脚排列及功能；（3）复习各种触发器之间的功能转换方法。

实验报告要求：（1）整理实验数据并填表；（2）写出任务二、任务三的实验步骤并画出实验接线图；（3）画出任务三的接线图及相应表格；（4）总结各类触发器的特点。

方法、步骤：任务一维持-阻塞型D触发器的功能测试74LS74的引脚排列图如图4-19所示。

图中，S D、R D端分别为异步置1端、置0端（或称异步置位、复位端），CP为时钟脉冲端。

1R D 1 14 V CC1D 2 13 2R D1CP 312 2D1S D 4 74LS74 11 2CP1Q 5 10 2S D1Q 6 9 2QGND 7 8 2Q图4-19 74LS74芯片的引脚排列图试按下面步骤做实验：（1）分别在S D、R D端加低电平，观察并记录Q、Q端的状态。

当S D、R D端同时加低电平时，输出将为高电平，当时此时如果S D、R D端再同时加高电平，对应的输出状态是不确定的。

（2）令S D、R D端为高电平，D端分别接入高、低电平，同时用手动脉冲作为CP，然后观察并记录当CP为0-1时Q端状态。

（3）当S D=R D=1、CP=0（或CP=1）时，改变D端信号，然后观察Q端的状态是否变化。

整理上述实验数据，并将结果填入表4-5中。

（4）令S D=R D=1，将D和Q端相连，CP加入1kHz连续脉冲，然后用双踪示波器观察并记录Q相对于CP的波形。

表4-5 D触发器74LS74功能表S D R DCPDQ nQ n+10 1XX11 0XX11 111 111任务二下降沿J-K触发器功能测试74LS76芯片的引脚排列图如图4-20所示。