FPGA用状态机实现序列检测器的设计报告

FPGA 实验报告

题目：用状态机实现序列检测器的设计

一.实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。

二.实验原理及内容：

序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连

续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a ，否则输

出b 。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一

次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。

在检测过程中，任何一位不相等都将回到初始状态重新开始检测。电路完成对序列数

"11100101"的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码

数相同，则输出“a ”，否则仍然输出“b ”。

三.程序结构.

四.实验步骤. 1.在QUARTUSII 软件下创建一工程，工程名为schk ，芯片名为EP2C35F672C6；

2.输入串行检测模块，并命名为schk.v ，保存在与工程相同的文件夹中；

module schk(DIN,CLK,CLR,AB,Q);

input DIN,CLK,CLR;

output[3:0] AB;

output[7:0] Q;

reg [7:0] Q;

reg [3:0] AB;

parameter

idle = 8'b00000000,a = 8'b00000001,b = 8'b00000010,

c = 8'b00000100,

d = 8'b00001000,

e = 8'b00010000,

f = 8'b00100000,

g = 8'b01000000,

h = 8'b10000000;

parameter data=8'b11100101;

顶层模块 并转串模块 串行检测模块 数码管显示模块 并行8bits 数据 clk

串行数据 4bits 数据 reset 7bits 数据

always @(posedge CLK or negedge CLR)

if(!CLR)

begin Q <= idle;end

else begin

case(Q)

idle: begin

if(DIN==data[7]) Q<=a; else Q<=idle;end

a: begin

if(DIN== data[6]) Q<=b; else Q<=idle;end

b: begin

if(DIN== data[5]) Q<=c; else Q<=idle;end

c: begin

if(DIN== data[4]) Q<=d; else Q<=idle;end

d: begin

if(DIN== data[3]) Q<=e; else Q<=idle;end

e: begin

if(DIN== data[2]) Q<=f; else Q<=idle;end

f: begin

if(DIN== data[1]) Q<=g; else Q<=idle;end

g: begin

if(DIN== data[0]) Q<=h; else Q<=idle;end

default : Q<=idle;

endcaseend

always @(Q) begin

if(Q==h) AB <= 4'b1010 ; else AB <= 4'b1011 ;end endmodule

其功能仿真波形和时序仿真波形分别如下：

结果分析如下: 当CLR有效时，连续8位DIN=11100101时，AB=1011=0x0A，连续8位DIN！=11100101时，AB=1011=0x0B，可知结果正确。

3.输入前端预置8位数据输入程序并命名为xulie.v，保存在与工程相同的文件夹中。

module xulie(clk, din8, reset, din);

input clk;

input[7:0] din8;

input reset;

output din;

parameter s0 = 3'b000,s1 = 3'b001,

s2 = 3'b010, s3 = 3'b011,s4 = 3'b100,

s5 = 3'b101, s6 = 3'b110, s7 = 3'b111;

reg[2:0] cur_state,next_state; reg din;

always @ (posedge clk or negedge reset)

if(!reset)

cur_state <= s0;

else cur_state <= next_state;

always @ (cur_state or din8 or din )

begin case (cur_state)

s0 : begin

din <= din8[7]; next_state <= s1;end

s1 : begin

din <= din8[6]; next_state <= s2; end

s2 : begin

din <= din8[5]; next_state <= s3; end

s3 : begin

din <= din8[4];next_state <= s4;end

s4 : begin

din <= din8[3]; next_state <= s5;end

s5 : begin

din <= din8[2];next_state <= s6;end

s6 : begin

din <= din8[1];next_state <= s7; end

s7 : begin