微机原理与接口技术 周荷琴第5版 课件

其它引脚（续3）
TEST 测试，输入、低电平有效 该引脚与WAIT指令配合使用 当CPU执行WAIT指令时，他将在每个时钟周 期对该引脚进行测试：如果无效，则程序踏步 并继续测试；如果有效，则程序恢复运行 也就是说，WAIT指令使CPU产生等待，直到 引脚有效为止 在使用协处理器8087时，通过引脚和WAIT指 令，可使8086与8087的操作保持同步
最小模式引脚信号 M/IO（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问 I/O端口，这时地址总线A15～A0提供16位 I/O口地址 该引脚输出低电平时，表示CPU将访问存 储器，这时地址总线A19 ～A0 提供20位存 储器地址
复位、时钟引脚信号
RESET (reset)复位信号，输入
8086复位信号至少维持4个时钟周期的高电平有效， 复 位 后 CPU 结 束 当 前 操 作 ， 对 标 志 寄 存 器 ， IP,DS,SS,ES, 及 指 令 队 列 清 零 ， 将 CS 设 置 为 FFFFH ， 当 复 位 信 号 变 为 低 电 平 时 ， CPU 从 FFFF0H开始执行。
指令队列缓冲器
执行部件 （EU)
总线接口部件 （BIU)
8086的总线周期的概念
为了取得指令或传送数据，就需要CPU的总线接口部件 执行一个总线周期。在8086中一个基本的总线周期由4 个时钟周期组成。
4个时钟周期， T1状态：CPU往总线发地址 T2状态：CPU撤销低16位地址，高4位做反映状态信息 T3状态：传送数据 Tw状态 T4状态：总线周期结束
最小模式引脚信号
DEN（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据， 可利用他来控制对数据总线的驱动 DT/R（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收）
8284A和8086的连接
脉冲发生器 作为振荡源
晶体振荡器作 为振荡源
8284A输出 的时钟频率 均为振荡源 频率的1/3。
最大模式
QS1、QS0 指令队列状态信号，输出信号 此两个信号的组合提供前一个时钟周期中指 令队列的状态，为8086对内部指令队列的跟 踪提供帮助。
最大模式
S2、S1、S0 总线周期状态信号，输出 这些信号的组合指出当前总线周期中进行 的数据传输类型。8288利用这些信号产生对 存储器和I/O接口的控制信号。 S2可以看成是区分内存传输和I/O传输的标志。 S1可以看成是区分输入操作和输出的标志。

需要使用总线的时候打开三态门； 不使用的时候关闭三态门，使之处于高阻

D触发器：信号保持，也可用作导通开关
பைடு நூலகம்
最小模式引脚信号
MN/MX端接+5V 一个8284A时钟发生器 三片8282或74LS373或 74LS273作为地址锁存 器 存储器和外设较多时， 要增加数据总线驱动能 力，需要2片8286/ 8287或74LS245作为总 线收发器
最小模式引脚信号
最小系统中，信号M/IO，RD，WR组合起来决定了系统 中数据传输的方式，具体如下表所示。
最小模式引脚信号
WR 写信号，输出信号。 当此信号有效时，表示CPU当前正在进行存 储器或IO写操作，具体到底为哪种写操作， 则由M/IO信号决定。
4. 总线请求和响应引脚
HOLD 总线保持（即总线请求），输入、高电平有效 有效时，表示总线请求设备向CPU申请占有总线 该信号从有效回到无效时，表示总线请求设备对总 线的使用已经结束，通知CPU收回对总线的控制权

最大模式


2.1 8086的引脚信号和总线形成

指引脚信号的定义、 信号从芯片向外输出， 作用；通常采用英文 外部特性表现在其引脚信号上，学习 起作用的逻辑电平 还是从外部输入芯片， 单词或其缩写表示 时请特别关注以下几个方面： 高、低电平有效 或者是双向的 ⑴ 引脚的功能 上升、下降边沿有效 输出正常的低电平、高 ⑵ 信号的流向 电平外，还可以输出高 ⑶ 有效电平 阻的第三态 ⑷ 三态能力
最大模式
最大模式
LOCK 总线封锁信号，输出。 当此信号有效时，系统中其他总线主部件 不能占有总线。 RQ/GT1，RQ/GT0 总线请求信号，输入； 总线授权信号，输出。 此两个信号可供CPU以外的两个模块用来发 出使用总线的请求信号和接收CPU对总线的 授权信号。都是双向信号。
三、 8088的引脚与8086的不同之处
触发方式：电平或边沿触发 外设请求中断 IF=0 IF=1 INTA CPU不响应 CPU执行完当前指令响应中断。
中断响应信号，输出，低电平有效
INTR=1，则
CPU响应，则进入中断响应周期，发二个INTA负脉冲。 第一个INTA：通知外设CPU已响应其请求 第二个INTA：外设把中断类型号放到总线上。
1. 数据和地址引脚（续3）
S6为0表示8086当前与总线相连，故在T1-T4， S6始终为0. S5表明中断允许标志的设置，为1表示可屏蔽 中断请求，为0表示禁止中断请求。 S3和S4的四种组合分别选择ES,SS,CS,DS。
1. 数据和地址引脚（续3）
S4 S3
00 01
段寄存器
ES SS
10
11
CS
DS
S6保持0,表明8086当前连在总线上。 S5表示反映中断允许标志的状态。IF=1， S5=1。 S4S3=10另一情况为不使用任何寄存器， 正在对I/O端口或中断向量寻址。
1. 数据和地址引脚（续3）
BHE/S7 高8位数据总线允许/状态复用引脚，输出。 在T1状态输出BHE信号，表示高位地址/数据线AD15-AD8 有效，在其他状态输出状态信号S7。
最小模式引脚信号
INTA 中断响应信号，输出信号 用来对外设的中断请求作出响应，此信号位于连 续两个总线周期中的两个负脉冲。第一个负脉冲通 知外设接口，他发出的中断请求已经得到允许，外 设接口收到第二个负脉冲后，往数据总线上放中断 类型码，使CPU得到有关此中断具体信息。
最小模式引脚信号 ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE 引 脚 高 有 效 时 ， 表 示 复 用 引 脚 ： AD7～AD0和A19/S6～A16/S3正在传送地 址信息 由于地址信息在这些复用引脚上出现的时 间很短暂，所以系统可以利用ALE引脚将 地址锁存起来
典型的8086总线周期序列
2.1.1 8086的两种组态模式

两种组态构成两种不同规模的应用系统 最小模式

构成小规模的应用系统 8086本身提供所有的系统总线信号 构成较大规模的应用系统，例如可以接入数值协 处理器8087和输入/输出协处理器8089 8086和总线控制器8288共同形成系统总线信号
1. 数据和地址引脚（续1）
A15～A8（Address）8086 中间8位地址引脚，输出、三态（高电平、低电平、
高阻状态）

这些引脚在访问存储器或外设时，提供全 部20位地址中的中间8位地址A15～A8
1. 数据和地址引脚（续2）
A19/S6～A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期 输出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低 电平无效 其他时间输出状态信号S6～S3
* 8088的指令队列长度为4个字节，队列中出现1个空闲字
节时，BIU自动访问存储器取指补充指令队列；
*8088的地址/数据复用线为8条，即AD7~AD0，访问1个字
需两个读写周期；
* 8088 中的存储器/IO控制线为 IO /M ，与8086相反； * 8086的引脚BHE/S7在8088中为SS0 ，与DT/ R、IO/M一 起决定最小模式中的总线周期操作。
第2章 微处理器结构
教学重点

最大、小模式下基本引脚和总线形成 最大、小模式下的总线时序
回顾与补充



编程结构：是指从程序员和使用者的角度看 到的结构，亦可称为功能结构。 从功能上来看，8086/8088CPU可分为两部 分，即总线接口部件BIU（Bus Interface Unit）和执行部件EU（Execution Unit）。 指令的执行过程
数据和地址引脚
BHE与AD0线配合表示当前总线使用情况
BHE 0 0 1 1 AD0 0 1 0 1 总线使用情况 16位字传送 高8位字节传送 低8位字节传送 无效
1. 数据和地址引脚
NMI 非屏蔽中断引脚, 输入
NMI不受IF的影响，也不能用软件进行屏蔽。
INTR
中断响应信号，输入，高电平有效。
DMA控制器等主控设备通过HOLD申请 占用系统总线（通常由CPU控制）
4. 总线请求和响应引脚（续1）
HLDA（HOLD Acknowledge）




总线保持响应（即总线响应），输出、高电平 有效 有效时，表示CPU已响应总线请求并已将总线 释放 此时CPU的地址总线、数据总线及具有三态输 出能力的控制总线将全面呈现高阻，使总线请 求设备可以顺利接管总线 待到总线请求信号HOLD无效，总线响应信号 HLDA也转为无效，CPU重新获得总线控制权
8086的操作和时序
① ② ③ ④ ⑤ ⑥ 系统的复位和启动操作； 暂停操作； 总线操作； 中断操作； 最小模式下的总线保持； 最大模式下的总线请求/允许。
系统的复位和启动操作

CS=FFFFH IP＝0000H
复位操作的时序。
总线读操作
写操作时序
补充：三态门和D触发器


三态门和以D触发器形成的锁存器是微机 接口电路中最常使用的两类逻辑电路 三态门：功率放大、导通开关 器件共用总线时，一般使用三态电路：
8086的引脚图
2.1.1 8086的两种组态模式（续）

两种组态利用MN/MX引脚区别


MN/MX接高电平为最小组态模式 MN/MX接低电平为最大组态模式
IBM PC/XT采用最大组态 本书以最小组态展开基本原理
通常在信号名称加 上划线（如：MX）或星号（如：MX*） 表示低电平有效

两种组态下的内部操作并没有区别

2.1.2 最小组态的引脚信号
1. 2. 3.
4.
5.
数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚
1. 数据和地址引脚
AD15～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中， 这些引脚在第一个时钟周期输出存储器或 I/O端口的低8位地址A7～A0 其他时间用于传送8位数据D7～D0
2. 读写控制引脚
WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器 或I/O端口 RD（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端 口读入数据
2. 读写控制引脚
READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8086 CPU会在第3个时钟 周期的前沿测试该引脚
8086编程结构
AH BH CH DH AL BL CL DL SP BP SI DI
地址加法器
∑
通用 寄存器
指针 寄存器 变址 寄存器 段寄存器
CS DS SS ES IP 内部暂存器
20位
16位
输入/输出 控制电路 外 部 总 线
16位
ALU
标志寄存器
执行部分 控制电路
12 3 4 5 6
8位

如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw

CPU在等待周期中仍然要监测READY信号，有 效则进入第4个时钟周期，否则继续插入等待周 期Tw。
其它引脚
CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号。 8086的标准工作时钟为10MHz IBM PC/XT机的8086采用了4.77MHz的时 钟，其周期约为210ns