逻辑门及555定时器应用

2. TTL器件的使用规则
电源电压+VCC 只允许在+5V±10%范围内，超过该范 围可能会损坏器件或使逻辑功能混乱。 电源滤波 TTL器件的高速切换，会产生电流跳变，其 幅度约4mA~5mA。该电流在公共走线上的压降会引起 噪声干扰，因此，要尽量缩短地线以减小干扰。可在电 源 端 并 接 1 个 100F 的 电 容 作 为 低 频 滤 波 及 1 个 0.01F~0.1F的电容作为高频滤波。 输出端的连接 不允许输出端直接接+5V或接地。对于 100pF以上的容性负载，应串接几百欧姆的限流电阻， 否则会导致器件损坏。除集电极开路(OC)门和三态(TS) 门外，其它门电路的输出端不允许并联使用，否则，会 引起逻辑混乱或损坏器件。
晶体管T接成射极跟随器，可使输出级与前级隔 离，电位器电阻RP变化几十千欧也不会影响电路的 工作状态。因此，该电路具有输出频率范围宽、输出 波形好、带负载能力强的优点。
2. 门电路构成的触发器
Q & R Q
用门电路可以 构成RS触发器、单 稳态触发器等，右 图为基本RS触发器。
& S
74LS00
输出高电平VOH 指与非门有一个以上的输入端接地 时的输出电平值。一般VOH≥3.5V，称为逻辑“1”。 输出低电平VOL 指与非门全部输入端为高电平时的 输出电平值。一般VOL≤0.4V，称为逻辑“0”。 扇出系数NO 为与非门在输出为低电平 VOL时，能 够驱动同类门的最大数目。测试时，NO可由下式计算 ： NO= IOL/ IIS (2-3-2) 式中，IIS为输入短路电流，是指一个输入端接地、其 余输入端悬空、输出端空载时，从接地输入端流出的 电流。一般IIS≤1.6mA；IOL为输出端为低电平时允许 灌入的最大电流，一般IOL≤16mA。
A1 C1 A2 C2 A3 C3
74LS125 1 Y1 总线 EN 1 1 EN 1 EN Y3 Y2
三态门用于数据传输
集成电路定时器555及其基本应用
学习要求 掌握集成电路定时器555构成的单稳态 触发器、自激多谐振荡器及施密特触发 器的工作原理与应用电路的设计方法。 熟练安装与测试各实验电路，独立完 成所布置的实验设计与制作任务。
&
AB CD EF
EF CD
(a)
(b)
图2.3.5 一级OC门代替三级“与非门”
(a) 三级“与非门”
(b) 一级OC门
用一级OC门可代替三级与非门，不仅器件少而 且速度大大提高。一般取RL min＜RL＜RL max。
三态(TS)输出与非门与普 通与非门电路不同之处在于 多了一个控制端(又称禁止端 或使能端EN)，如图2.3.6所 示。当控制端为高电平时， 输出端断开，呈现高阻状态 ，或称“悬挂”。当控制端 为低电平时，输出等于输入 。将三态缓冲驱动器的输出 端直接并联到一条公共总线 上，当它们的控制端C轮流 为低电平时，可将各组数据 轮流地传送到总线上。
二、CMOS门电路的主要参数及使用规则
1. CMOS与非门电路的主要参数
电源电压+VDD CMOS门电路的电源电压+VDD的范 围较宽，一般在+5V~+15V范围内均可正常工作，并允 许波动±10%。 静态功耗PD CMOS的PD与工作电源电压+VDD的高 低有关，但与TTL器件相比，PD的大小则显得微不足 道(约在微瓦量级)。 输出高电平VOH VOH≥VDD–0.5V为逻辑“1”。
1
t1
0 1
vo
t2 T
vo
t1＝1.17(R0＋RP)C t2≈0.83(R0＋RP)C T≈2(R0＋RP)C
工作原理：初始态，设1D输入为0，则各D的两 端电压如图所示，此时C充电，左端电压达到UOH 时，1D输入为1，电容C反向充电，左端电压达 到UOL时，1D输入为0，电路工作情况重复。产 生方波如上图。
5 CO 6 TH
R1 5k
二、555组成的基本电路及应用
单稳态触发器及其应用
多谐振荡器及其应用 RS触发器和施密特触发器的应用
1. 单稳态触发器及其应用
当vC上升到（2/3） VCC时反相比较器 电源+VCC经R A1翻转,输出低电平R 再次向C充电, RS触发器置位, RS触发器复位, 输出端vo为 以后重复上述 输出端vo为“0” 如果负跳变触发脉 当vi下降到VCC/3时 “1”,则三极管T 过程 冲vi由②端输入 同相比较器A2翻转 截止 v 则三极管T导通 ，输出低电平 ，C经T迅速放 接通电源 电，输出端为 +设T截止 VCC通过R向 零保持不变 C充电 C
2. CMOS器件的使用规则
电源电压 电源电压不能接反，规定+VDD接电源正 极，VSS接电源负极(通常接地)。 输出端的连接 输出端不允许直接接+VDD或地，除 三态门外，不允许两个器件的输出端连接使用。 输入端的连接 输入端的信号电压Vi应为 VSS≤Vi≤VDD，超出该范围会损坏器件内部的保护二 极管或绝缘栅级，可在输入端串接一只限流电阻 (10k~100k)。所有多余的输出端不能悬空，应按 照逻辑要求直接接+VDD或VSS(地)。工作速度不高时 允许输入端并联使用。
输出低电平VOL VOL≤VSS+0.5V为逻辑“0”(VSS=0V)。 扇出系数NO CMOS电路具有极高的输入阻抗，极 小的输入短路电流IIS ，一般IIS≤0.1A。输出端灌入 电流IOL 比TTL电路的小很多，在+5V电源电压下， 一般IOL≤500A。但是，如果以这个电流来驱动同类 门电路，其扇出系数将非常大。因此，在工作频率 较低时，扇出系数不受限制。但在高频工作时，由 于后级门的输入电容成为主要负载，扇出系数将受 到限制，一般NO=10~20。 平均传输延迟时间tpd CMOS电路的平均传输延迟时 间比TTL电路的长得多，通常tpd200ns。
＋VCC ＋5V 74LS03 & RL 74LS00 &
& n
…
&
…
…
&
m
VCC VOH min RL max nI OH mI IH
n个OC门线与
式中，VOH min=2.4V， IOH =100A，IIH =50A
RL min
VCC VOL max I OL mI IL
VOL max=0.4V， IOL=8mA，IIL=0.4mA， m为负载 门输入端总个数。
用OC与非门实现“与或非”逻辑功能比采用普 通与非门要经济得多，
A B C D E F
74LS00 & 74LS10 &
A B
74LS03 &
＋5V
RL &
F AB
&
1
F
源自文库
C D E F
F

&
F AB CD EF
直流噪声容限VNH 和VNL CMOS器件的噪 声容限通常以电源电压+VDD 的30%来估算， 当 +VDD= +5V时 ， VNH VNL=1.5V，可 见 CMOS器件的噪声容限比TTL电路的要大 得多，因此，抗干扰能力也强得多。提高 电源电压+VDD 是提高CMOS器件抗干扰能 力的有效措施。
其它 ①测试CMOS电路时，应先加电源电 压+VDD，后加输入信号；关机时应先切断 输入信号，后断开电源电压+VDD；所有测 试仪器的外壳必须良好接地。②CMOS电 路具有很高的输入阻抗，易受外界干扰、 冲击和出现静态击穿，故应存放在导电容 器内；焊接时电烙铁外壳必须接地良好， 必要时可以拔下烙铁电源，利用余热焊接。
4. 集电极开路(OC)门和三态(TS)门的应用
集电极开路(OC)与非门和三态(TS)输出门都 具有“线与”的功能，即它们的输出端可以直接 相连。
对于集电极开路的与非门，因其输出端是悬空 的，使用时一定要在输出端与电源之间接一电阻 RL，其值根据应用条件决定。
右图为n个 OC 门 “ 线 与 ” 驱动TTL门电路 的情况。分析表 明，外接电阻RL 的 最 大 值 RL max 和 最 小 值 RL min 的表达式
C 1 74LS04 330 RP 10k ＋5V
1
T 3DG130 1 vo
1
vo
(a) TTL门电路构成的脉冲时钟源
1 1 f T 2( Ro RP)C
C
＋5V T 3D 3DG130 0 1 vo
0 1
1D
1
1 0
2D
RP 1 0 10k
74LS04
1
330
1
1 0
4D
数字逻辑电路应用设计——之一
1. 集成逻辑门及其基本应用 2. 555定时器及其基本应用 3. 多路智力竞赛抢答器电路设计
集成逻辑门及其基本应用
学习要求 掌握TTL、CMOS与非门电路主要参数 的测试方法及OC门、TS门的“线与”功 能； 设计与安装测试逻辑门参数的实验电 路，并进行参数测试； 学会运用集成逻辑门设计报警、延时 等功能电路。
＋5V S 1 2 3.3k2
它具有复位(清“0”)和置位(置“1”)的功能，开关 S置于1时Q=0，S置于2时Q=1，而且开关S的切换不会 引起Q端的抖动，因此，该电路常用作去抖动开关电 路。
右图为由基本RS触 发器构成的单稳态触发电 路，可用作常明灯的控制 电路或报警电路。
R
G1 &
Q
G3 1
一、TTL门电路的主要参数及使用规划
1. TTL与非门电路的主要参数
静态功耗PD 指与非门空载时电源总电流ICC与 电源电压VCC的乘积，即
PD= ICC VCC
(2-3-1)
式中，ICC为与非门的所有输入端悬空、输出端空 载 时 ， 电 源 提 供 的 电 流 。 一 般 ICC≤10mA ， PD≤50mW。
输入端的连接 输入端可以串入1只1k~10k电 阻与电源连接或直接接电源电压+VCC来获得高电 平输入。直接接地为低电平输入。或门、或非门 等TTL电路的多余的输入端不能悬空，只能接地， 与门、与非门等TTL电路的多余输入端可以悬空 (相当于接高电平)，但因悬空时对地呈现的阻抗 很高，容易受到外界干扰，所以可将它们直接接 电源电压+VCC或与其它输入端并联使用，以增加 电路的可靠性，但与其它输入端并联时，从信号 获取的电流将增加。
三、集成逻辑门的基本应用
按照逻辑功能可以将集成逻辑门分为反相器、 与非门、集电极开路(简称OC)与非门、或非 门、缓冲/驱动器、组合逻辑门及具有三态输 出的逻辑门等。
1. 门电路构成的时钟源
Ro为门电路内 部等效电阻，一 般为几百欧姆。 输出频率可从几 赫兹至几兆赫兹 变化，改变电容 C实现频率粗调 ，调节RP实现频 率细调。
D Ct & S G 2 Q 150
Rt
工作原理：在触发脉冲没有来到时，R=1，S=0， Q=1，发光二极管D亮，电容Ct经Rt充电，直到S=1 。Q仍维持1不变，D始终保持亮，故称常明灯。如 果负脉冲来到，R=0，S=1，则D灭,电容Ct放电，直 到S=0。当R=1，S=0时，D又恢复亮状态。灯灭的 时间t=0.7RtCt。
平均传输延迟时间tpd 是表征器件开关速度的参数。当 与非门的输入为一方波时，其输出波形的上升沿和下降 沿均有一定的延迟时间，设上升沿延迟时间为tPLH，下 降沿延迟时间为tPHL，则平均传输延迟时间tpd可用式(23-3)表示。tpd的数值很小，一般为几纳秒至几十纳秒。 tpd=(tPLH+tPHL)/2 (2-3-3) 直流噪声容限VNH和VNL 指输入端所允许的输入电压变 化的极限范围。输入端为高电平状态时的噪声容限 VNH= VOH min–VIH min (2-3-4) 输入端为低电平状态时的噪声容限 VNL= VIL max–VOL max (2-3-5) 通常VOH min=2.4V，VIH min=2.0V，VIL max=0.8V， VO max=0.4V，所以VNH和VNL一般约为400mV。
RS触发器具有复位控制功能， 可控制T的导通与截止
8 VCC ＋ A1 － R2 5k 2 TL ＋ A2 － 7 D T GND 1 R3 5k S & Q Vo 3 R 4 R & Q
A1为反相 比较器的基准 比较器 电压由电源电 压+VCC及内 部电阻的分压 A2为同相 比决定 比较器 三极管T起开 关控制作用
一、555的内部结构及性能特点
555定时器的电压范围较宽，在+3V~+18V 范围内均能正常工作，其输出电压的低电平 VoL0，高电平VOH+VCC，可与其它数字集 成电路(CMOS、TTL等)兼容，而且其输出电 流可达到100mA，能直接驱动继电器。 555的输入阻抗极高，输入电流仅为0.1A， 用作定时器时，定时时间长而且稳定。 555的静态电流较小，一般为80A左右。