多核处理器及其Cache一致性机制

一
方面， ＭＴ拥有更多的内部存储环境 ， Ｓ 能够更好地承受流水线和 内
存 延迟 ， 理 更 深 的流 水 线 ， 支预 测 失 误 另一 方 面 ， ＭＴ有 它 的局 限 处 分 Ｓ 性 ， 源 上 线程 间的 高 竞争 可 能 会 引起 资 源 的冲 突 。 资
３ 核心 级并 行 ．
多 核处 理 器 结 构不 仅 有 性 能潜 力 大 、 成度 高 、 集 并行 度 高 、 结构 简 单
指令 ， 以获 得 并 行性 。 ２线程 级 并行 ．
和设计验证方便等诸多优势 ， 而且它还能继承传统单核处理器研究 中的某些 成果， 例如 同时 多线 程 、 低 功 耗等 。 减压 但多 核 处理 器 毕竟 是 一种 新 的结 构 ， 在多核结构设计和应用开发中出现 了以前未曾遇到的新 问题， 这些问题给多 核处理器 的未来提出了挑战。
多核处理 器及其 Ｃ ｃ ｅ ａ ｈ 一致性机制
孙继科 天 津师 范 大学 天津 ３ ０３ ７ ０ ８
【 摘
要 】 单 核 处 理 器到 多核 处 理 器 ，对 处 理 器体 系结 构 、编 译 器 支持 、 计 算 机 整 体 架 构 、操 作 系统 和 应 用软 件 等 方 面都 提 出 了 从 Ｃ ｈ ｃ 致 性 ａ ｅ一
核心级并行 ， 目前多为片上多处理器（ＭＰ ， ｃ ）也就是我们所讨论的多核
技术 。 同一 个 芯片 上 封 装 多个 处 理 器 核心 ， 在 以实 现 并行 。 ＭＰ 着 更 高 Ｃ 有 的可 扩 展 性 并易 于 编 程 ， 另 一 方 面 ， 在 它有 以下 局 限性 ： 由于 复 制 资源 导 致 价格 昂贵 ， Ｃ ｃ ｅ 的 线程 消 极 竞争 影响 了处理 器 吞 吐 量和 Ｃ ｃ ｅ 平 在 ａｈ 上 ａｈ 公
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１前 言 ．
自从计算机诞生 以来 ， 推动处理器高速发展的动力主要来源于两个方
面 ： 电子 技术 的 巨大 进 步 和处 理 器体 系 结 构 的演 化和 发 展 ， 微 而这 两 个 动力 则促成 了多 核处理 器 技 术 的 出现和 发展 。 多 内 核是 在 一 个 处理 器 中集 成两 个 或 多 个 完整 计 算 引擎 ， 内核 。 即 而 多核处 理器 则是 将 多个 功能 完全 的 核心 集成 在 同一个 芯 片上 ， 个芯 片作 为 整
多核 处 理器 的构 成 分 成 同构 和 异 构 两类 。 对 不 同 的应 用研 究 ， 结 面 核 构 的实现 对 未来微 处 理器 的性 能起 到 至 关重要 的作 用 。 核结 构 本身 关系 到整
个芯片的面积、 功耗和性能 。 怎样继承和发展传统处理器 的成果 ， 直接影响
到多 核 的性 能和 实 现周 期 。 同构 结 构 采用 对 称设 计 ， 理 简 单 ， 件 上 较容 易 实 现 。同构 设 计 的 原 硬
巨 大 的 挑 战 。 本 文 论 述 了 多核 处 理 器 的 关 键 技 术 ， 并 从 Ｃａｃ ｈｅ一 致 性 方 面 对 多 核 处 理 器 进 行 探 讨 。
【 关键 词 】多核 处 理 器
中图分类 号 ：ＴＰ ０ 文献 标识码 ：Ｂ文 章编号 ：１ ０ — ０ ７ ２ １ ） ９ ９ — ２ ３２ ０ ９４ ６ （ ０ ０ ０ — ８ ０
一
个统一的机构对外提供服务 ， 输出性能。 多核处理器通过集成多个单线程 处 理核 或 者集 成 多个 同时 多线程 处 理 核心 ， 得整 个处 理器 可 同时 执行 的 使
一
线程数 或 任 务数 是 单 处 理器 的 数倍 ， 极 大提 升 了处 理 器 的 并行 性 能 。 这
２发展 多 核 处 理 器 的 关键 技术 ．
２１核 心 结构 ．
线程 级 的并 行 技术 ， 主要 是 并发 多 线程 技 术（ＭＴ）由于 Ｓ ｐｒ ｓａａ Ｓ 。 ｕ ｅ－ ｃｌｒ 中可用 功能 部件 没有 完全 利用 ， 通 过增 加一 些执 行环 境部 件来 增 加功 能部 它 件 的利 用 率 ， 时也 提 高 了并 行 性 ， 而 达 到 了一 个 线程 级 别 的 并行 性 。 同 从
的能力 ， 使得被编译的程序能够精确地调度在何处执行每个操作、 每个寄存 器存储器读写和每个转移操作 。 Ｓ ｐ ｒ ｓａａ ： ｕ ｅ — ｃｌｒ 由于各个指令之间可能用到不同的数据单元， 所以通过 次发射多个指令来获取指令级的并行。 此技术 ， 主要是依靠运行时的复杂 硬件 逻 辑 ， 打乱 指令 的执 行 顺序 ， 发射 阶段 同时 发射 多个 使 用不 同资 源 的 在
问题在于 ： 随着核心数量的不断增多， 如何保持各个核心的数据一致； 如何平 衡若干处理器的负载和任务协调等。 与同构相 比， 异构 的优势是通过组织不 同特点的核心来优化处理器 内
部结 构 ， 处 理器 性 能 的 最佳 化 ， 且 能有 效 地 降 低功 耗 。 是异 构 结 构 实现 而 但
性。 由于 Ｃ ＭＰ共享 Ｃ ｃ ｅ 进而导致私有 的Ｃ ｃ ｅ ａｈ ， ａｈ 可能被独立地提供给每 个处理器， 此架构产生了Ｃ ｃ 一致性和 内存一致性的 ｆ题。 ａｈｅ 口 ｌ 丁
４Ｃ ｃ ｅ一 致 性 问题 ．ａ ｈ
随着 半 导 体工 艺 的 不 断发 展 ， 处理 器 和主 存 储器 之 间的速 度 差距 越 来 越 大 。 多 处理 器 系统 中 ， 在 多个 处 理器 核 心对 单 一 内存 空 间或 主存 储 器的 共
由于 指令 级 并 行需 要 的硬 件 资源 最 少 ， 处理 器 微体 系结 构 中 ， 早 在 最 出现 的并 行技 术就 是指 令级 并行 ， 而实 现指 令级 并行 通 常采用 的是 Ｖ Ｉ （ ＬＷ 超 长指令 字 ） 技术 和Ｓ ｐｒ ｓａａ（ 标量 ） ｕ ｅ— ｃｌｒ超 技术 。 Ｖ ｕｗ ： 处理 器在 处理 一 个 长指令 字 中赋 予编 译程 序 控制 所有 功能 单元