3-8译码器的设计
3-8译码器设计
EDA实验报告
学院：专业：班级：
点击菜单项File->New Project Wizard 帮助新建工程。
参看图打开Wizard 之后，界面如2-3
5.选择设计所用器件。
由于本次实验没有使用开发板，故可先随意选择。
8.培养良好的文件布局。
Quartus II 默认把所有编译结果放在工程根目
2.2 使用VHDL完成硬件设计指定单独的编译结果文件目录
9.添加所需设计文件。
本次实验通过VHDL 来描述所设计的硬件，因此要添加VHDL 设计文件到工程文件中去。
74LS138 是常用的小规模集成电路芯片，用于译码。
它有
12.分析与综合。
点击菜单项Processing->start->Start Analysis &
13.全编译文件。
点击菜单项Processing->start compilation
15. Pins 菜单项执行之后，会出现一个引脚配置窗口。
参看图
为了将逻辑分配到 FPGA 外围引脚上，必须根据所用的 FPGA 型号配置输出引脚。
根据所提供的对应开发板指导手册，将 3-8 译码器的输入与输出分别配置到开发板的3 个选择开关（SW2，SW1，SW0）以及8 个LED （LEDR7-LEDR0）上。
16.全编译文件。
完成分配引脚后，点击菜单项Processing->start
18.之后的输出画面如图2-23 所示。
◆本实验指导结束Pins引脚配置窗口：。
3-8译码器设计
《EDA技术》课程实验报告学生姓名：张叶所在班级：通信1301指导教师：黄科老师记分及评价：一、实验名称实验4：3-8译码器的设计二、任务及要求【基本部分】1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8译码器的设计并进行时序仿真。
2、设计完成后生成一个元件，以供更高层次的设计调用。
3、实验箱上进行验证。
【发挥部分】设计4-8译码器，完成仿真并封装成一个元件；新建原理图，调用一片74161和所设计的4-8译码器，完成具有16种花样的循环LED灯控制器的设计，并在实验箱上进行验证。
三、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ky isport(A :in std_logic_vector(2 downto 0);Y :out std_logic_vector(7 downto 0));end entity ky;architecture ky_a of ky isbeginprocess(A)begincase A iswhen "000" => Y<="11111110";when "001" => Y<="11111101";when "010" => Y<="11111011";when "011" => Y<="11110111";when "100" => Y<="11101111";when "101" => Y<="11011111";when "110" => Y<="10111111";when others => Y<="01111111"; end case;end process;end architecture ky_a;四、仿真及结果分析仿真结果五、硬件验证1、引脚锁定情况表：引脚情况锁定表六、小结在本次实验中，老师教我们用QuartusII软件设计并仿真了3-8译码器。
用VHDL设计三八译码器。。超赞版
3-8译码器的设计1 设计目的与要求随着社会的进一步发展，我们的生活各个地方都需要计算机的参与，有了计算机，我们的生活有了很大的便利，很多事情都不需要我们人为的参与了，只需要通过计算机就可以实现自动控制。
由此，计算机对我们的社会对我们每个人都是很重要的。
所以我们要了解计算机得组成，内部各种硬件，只有了解了计算机基本器件已经相应的软件，才能促进社会的发展。
编码器和译码器的设计是计算机的一些很基础的知识，通过本次对于编码器和译码器的设计，可以让我知道究竟这种设计是如何实现的，这种设计对我们的生活有什么帮助，这种设计可以用到我们生活的哪些方面，对我们的各种生活有什么重大的意义。
1.1 设计的目的本次设计的目的是通过简单的译码器的设计掌握基本的计算机的一些有关的知识，通过查资料已经自己的动手设计去掌握EDA技术的基本原理已经设计方法，并掌握VHDL硬件描述语言的设计方法和思想。
以计算机组成原理为指导，通过将理论知识，各种原理方法与实际结合起来，切实的亲手设计，才能掌握这些非常有用的知识。
通过对编码器和译码器的设计，巩固和综合运用所学知识，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力。
也能通过这种自主设计，增强自己的动手能力，将理论知识切实应用的能力，这对我们将来的发展是很有帮助的。
1.2 设计要求根据计算机组成原理中组合逻辑电路设计的原理，利用VHDL设计计算机电路中译码器的各个模块，并使用EDA 工具对各模块进行仿真验证和分析。
译码器由三-八译码器为实例代表。
关键词:输入、输出、译码2 VHDL的简单介绍2.1 VHDL的简介VHDL语言是一种用于电路设计的高级语言。
它在80年代的后期出现。
最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。
VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。
目前，它在我过的应用多数是用在FPGA/CPLD/EPLD的设计中。
实验一 3-8译码器的设计
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ห้องสมุดไป่ตู้任务分析: 任务分析:电路工作原理
知识准备:基于PLD的电路设计流程 知识准备:基于PLD的电路设计流程 PLD
任务实施: 任务实施:图形输入法实施步骤
1
一、任务分析：三八译码器工作原理 任务分析： 译码是编码的逆过程， 译码是编码的逆过程，它的功能是将具有特 定含义的二进制码进行辨别，并转换成控制信号， 定含义的二进制码进行辨别，并转换成控制信号， 具有译码功能的逻辑电路称为译码器。 具有译码功能的逻辑电路称为译码器。 三八译码器属于二进制译码器,即它具有Ｎ 三八译码器属于二进制译码器,即它具有Ｎ 个输入端， 个输出端和一个使能输入端。 个输入端，2n个输出端和一个使能输入端。在使 能输入端为有效电平时，对应每一组输入代码， 能输入端为有效电平时，对应每一组输入代码， 只有其中一个输出端为有效电平， 只有其中一个输出端为有效电平，其余输出端则 为非有效电平。下图为三八译码器的真值表。 为非有效电平。下图为三八译码器的真值表。
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3、仿真：仿真包括功能仿真、时序仿真和定时分析， 、仿真：仿真包括功能仿真、时序仿真和定时分析， 可以利用软件的仿真功能来验证设计项目的逻辑功能 是否正确。 是否正确。
4、编程与验证：用经过仿真确认后的编程文件通过编 、编程与验证： 程器（ 程器（Programmer）将设计下载到实际芯片中，最 ）将设计下载到实际芯片中， 后测试芯片在系统中的实际运行性能。 后测试芯片在系统中的实际运行性能。
４、设计输入 1）放置器件在原理图上 在原理图的空白处双击鼠标左键，出现下图： a、在原理图的空白处双击鼠标左键，出现下图：
b、在光标处输入元件名称（如：input， input， 在光标处输入元件名称（ output，and2，and3，nand2，or2，not，xor， output，and2，and3，nand2，or2，not，xor， dff等 或用鼠标点击库元件，按下OK即可。 OK即可 dff等）或用鼠标点击库元件，按下OK即可。 如果安放相同的元件，只要按住Ctrl Ctrl键 c、如果安放相同的元件，只要按住Ctrl键， 同时用鼠标按左键拖动该元件复制即可。 同时用鼠标按左键拖动该元件复制即可。 一个完整的电路包括：输入端口input input、 d、一个完整的电路包括：输入端口input、 电路元件集合、输出端口output。 电路元件集合、输出端口output output。 e、下图为３-８译码器元件安放结果。 下图为３ 译码器元件安放结果。
实验一3-8译码器
3-8译码器的仿真
一：实验名称：3-8译码器仿真
二：实验要求：熟悉对max+plusⅡ10.0的使用，并且能简单的使用进行3-8译码器的仿真和论证。
三：实验步骤：
1：使用max+plusⅡ10.0软件，设计3-8译码器的实验原理图如下所示：
图1 实验原理图
2：波形的仿真与分析
启动max+plusⅡ10.0\Waveform editor菜单，进入波形编辑窗口，选择欲仿真的所有I\O管脚。
如下图所示：
图2 波形编辑
为输入端口添加激励波形，使用时钟信号。
选择初始电平为“0”，时
钟周期倍数为“1”。
添加完后，波形图如下所示：
图3 添加激励后的波形
打开max+plusⅡ10.0\Simulator菜单，确定仿真时间，单击Start开始仿真，如下图所示：
图4 仿真过程
图5 仿真结果
四：实验结论：使用max+plusⅡ10.0能很好的完成很多电路的仿真与工作。
EDA3-8译码器的设计
《EDA技术》课程实验报告学生姓名：所在班级：电信1102指导教师：记分及评价：报告满分3分得分一、实验名称实验4：3-8译码器的设计二、任务及要求【基本部分】1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8译码器的设计并进行时序仿真。
2、设计完成后生成一个元件，以供更高层次的设计调用。
3、实验箱上进行验证。
【发挥部分】修改设计，完成3-6译码器的设计，并进行时序仿真。
三、实验程序library ieee;use ieee.std_logic_1164.all;entity seqs isport(s:in std_logic_vector(2 downto 0);y:out bit_vector(7 downto 0));end entity seqs;architecture art of seqs isbegin---- s<=s1 & s2;process(s)beginif(s="000" ) theny<= "00000001";elsif(s="001" ) theny<= "00000010";elsif(s="010" ) theny<= "00000100";elsif(s="011" ) theny<= "00001000";elsif(s="100" ) theny<= "00010000";elsif(s="101" ) theny<= "00100000";elsif(s="110" ) theny<= "01000000";elsif(s="111" ) theny<= "10000000";elsenull;end if;end process;end art;四、仿真及结果分析图4-1 3-8译码器仿真图用三位拨码开关代表译码器的输入端a、b、c，将之分别与EP1K30TC144-3芯片的相应管脚相连；用LED灯来表示译码器的输出，将D0...D7对应的管脚分别与8只LED 灯相连。
3-8译码器
组合电路——3-8译码器的设计一、实验目的1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、熟悉原理图输入及仿真步骤。
3、掌握组合逻辑电路的静态测试方法。
4、初步了解可编程器件设计的全过程。
5、理解硬件描述语言和具体电路的映射关系。
二、硬件要求主芯片Altera EPM7128SLC84-15，时钟。
三、实验内容描述一个3线-8线译码器，使能端为g1、g2a、g2b，地址选择端为a、b、c，输出端为总线y。
四、实验原理三-八译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输入端低电平有效输出端从零到八记，标号为N输出端输出低电平表示有信号产生，而其它则为高电平表示无信号产生。
三个输入端能产生的组合状态有八种。
电路符号：3-8译码器器工作原理框图。
如图1所示。
图1五、实验源程序：decoder3_8.vhdlibrary ieee;use ieee.std_logic_1164.all;entity decoder3_8 isport(a,b,c,g1,g2a,g2b:in std_logic;y:out std_logic_vector(7 downto 0));end ;architecture rtl of decoder3_8 issignal dz:std_logic_vector(2 downto 0);begindz<=c&b&a;process(dz,g1,g2a,g2b )beginif (g1='1' and g2a='0' and g2b='0') thencase dz iswhen "000"=>y<="11111110";when "001"=>y<="11111101";when "010"=>y<="11111011";when "011"=>y<="11110111";when "100"=>y<="11101111";when "101"=>y<="11011111";when "110"=>y<="10111111";when "111"=>y<="01111111";when others=>y<="XXXXXXXX"; end case;elsey<="11111111";end if;end process;end;六、波形仿真结果。
3-8译码器设计
摘要EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。
而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。
随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。
本设计就是运用VHDL语言设计的3-8译码器。
3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。
关键词 EDA 输入，输出，译码器AbstractEDA technology is for the physical plane microelectronics technology, modern electronic design technology for the soul, and computer software technology as the means, and finally form integrated electronic system or application-specific integrated circuit ASIC for the purpose of a new technology. And VHDL language is one of the hardware description language, which are widely applied and theintegrity of the structure to make it a hardware description language representative.Along with the social economy and the development of science and technology, more and more electronic product surged into our daily life in the daily life of decoder plays an important role. This design is theuse of the design of 3-VHDL language 8 decoder. 3-8 decoder circuit, input variables have three namely D0, D1, D2, output variable has eight Y0-Y7, D0 to input variables, D1, D2 decoding, can determine the output, the output terminal of the Y0-Y7 into effective (low level), so as to achieve the purpose decoding.Key word EDA input output decode目录引言EDA（Electronic Design Automation）技术是现代电子工程领域的一门新技术。
实验四组合逻辑3-8译码器的设计
实验四：组合逻辑３-８译码器的设计（MaxplusII软件的基本操作与应用）说明：本书将以实验一为例详细介绍Altera公司MaxplusII 10.1版本软件的基本应用，其它实验将不再赘述。
读者在通过本实验后将对MaxplusII软件及CPLD的设计与应用有一个比较完整的概念和思路。
在此因篇幅有限，仅仅介绍了MaxplusII软件的最基本、最常用的一些基本功能。
相信读者在熟练使用本软件以后，你会发现该软件还有好多非常方便、快捷、灵活的设计技巧与开发功能。
由于编者的能力有限，不详之处在所难免，我们希望得到你的指正与包含。
一、实验目的：1、掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步掌握Max+PlusII软件的基本操作与应用。
4、初步了解可编程器件的设计全过程。
二、实验步骤：（一）设计输入：１、软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.1 BASELINE”，打开“”MaxplusII软件，如图4.1-1所示。
图4.1-1２、启动File\New菜单，弹出设计输入选择窗口，如图4.1-2所示：３、选择Graphic Editor File ，单击OK ，打开原理图编辑器，进入原理图设计输入电路编辑状态，如图4.1-3所示：４、设计输入1）放置一个器件在原理图上a 、在原理图的空白处双击鼠标右键，出现图4.1-4：图4.1-3图4.1-4b 、在光标处输入元件名称（如：input ，output ，and2，and3，nand2，or2，not ，xor ，dff 等）或用鼠标点击库元件，按下OK 即可。
c 、如果安放相同的元件，只要按住Ctrl 键，同时用鼠标按左键拖动该元件复制即可。
d 、一个完整的电路包括：输入端口input 、电路元件集合、输出端口output 。
e 、图4.1-5为３-８译码器元件安放结果。
２）添加连线到器件的引脚上：把鼠标移到元件引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。
3_8译码器的VHDL设计
3-8译码器的VHDL设计1.实体框图2.程序设计正确的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECODER38A ISPORT(A2,A1,A0,S1,S2,S3:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY DECODER38A;ARCHITECTURE ONE OF DECODER38A ISSIGNAL S: STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINS<=A2&A1&A0&S1&S2&S3;WITH S SELECTY<="11111110" WHEN "000100","11111101" WHEN "001100","11111011" WHEN "010100","11110111" WHEN "011100","11101111" WHEN "100100","11011111" WHEN "101100","10111111" WHEN "110100","01111111" WHEN "111100","11111111" WHEN OTHERS;END ARCHITECTURE ONE;3.仿真波形图4.仿真波形分析当S1 S2 S3=100时，只有当A2 A1 A0=111时，Y[7]才输出低电平，否则为高电平，当A2 A1 A0=110时，Y[6]才输出低电平，否则为高电平，当A2 A1 A0=101时，Y[5]才输出低电平，否则为高电平，Y[4]到Y[0]同理。
用原理图法设计一个3-8译码器组合电路
用原理图法设计一个3－8译码器组合电路用原理图法设计一个3,8译码器组合电路一、实验目的1.通过一个简单的3,8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2.掌握组合逻辑电路的静态测试方法。
3.初步了解可编程器件设计的全过程。
二、实验器材1.台式计算机 1台。
2.可编程逻辑逻辑器件实验软件1套。
3.下载电缆一套。
4.示波器一台。
三、实验说明(台式计算机用于向可编程逻辑逻辑器件实验软件提供编程、仿真、下载1 的平台，供用户使用。
2(可编程逻辑逻辑器件实验软件向原理图的设计提供平台，并将调试好的原理图下载到可编程逻辑逻辑器件中。
3(下载电缆是可编程逻辑器件软件和可编程逻辑逻辑器件之间的接口电缆，为了便于区别，用不同颜色导线区分下载电缆的电源、地和信号，一般用红色导线接电源，用黑色导线接地。
4(示波器用于观察可编程逻辑器件执行程序时输出信号的变化。
四、实验原理说明3线-8线译码器具有将一组三位二进制代码翻译为相对应的输出信号的电路特点。
输出信号D7,D0的表达式功能表输入输出C B A D7 D6 D5 D4 D3 D2 D1 D0Y 0 0 0 0 0 0 0 0 0 0 1 0Y 0 0 1 0 0 0 0 0 0 1 0 1Y 0 1 0 0 0 0 0 0 1 0 0 2Y 0 1 1 0 0 0 0 1 0 0 0 3Y 1 0 0 0 0 0 1 0 0 0 0 4Y 1 0 1 0 0 1 0 0 0 0 0 5Y 1 1 0 0 1 0 0 0 0 0 0 6Y 1 1 1 1 0 0 0 0 0 0 0 7五、实验内容和步骤、建立工程 1(1)软件的启动:打开 Quartus II软件,如图1-1所示。
图1-1(2)启动File菜单，点击New Project Wizard，如下图1-2所示。
图1-2(3)进入向导，选择Next，如图1-3所示。
图1-3(4)设置保存路径，以及项目名称，项目名称为decode3_8,如图1-4所示。
3-8译码器课程设计报告
EDA技术实验报告—3-8译码器的设计一．实验目的1.通过一个简单的3-8译码器的设计，掌握组合逻辑电路的设计方法。
2.掌握组合逻辑电路的静态测试方法。
3.初步了解QUARTUSⅡ软件的基本操作和应用。
4.初步了解可编程逻辑器件的设计全过程。
二．实验原理3-8译码器的三输入，八输出。
输入信号N用二进制表示，对应的输出信号N输出高电平时表示有信号产生，而其它则为低电平表示无信号产生。
其真值表如下图所示：当使能端指示输入信号无效或不用对当前的信号进行译码时，输出端全为高电平，表示任何信号无效。
三．实验内容用三个拨动开关来表示三八译码器的三个输入(A,B,C),用八个LED来表示三八译码器的八个输出（D0-D7）。
通过与实验箱的FPGA接口相连，来验证真值表中的内容。
表1-2拨动开关与FPGA管脚连接表表1-3LED 灯与FPGA管脚连接表(当FPGA与其对应的接口为高电平时，LED会发亮)四．实验歩骤1.建立工程文件2．建立图形设计软件（1）将要选择的器件符号放置在图形编辑器的工作区域，用正交节点工具将原件安装起来，然后定义端口的名称。
结果如下图：3.编译前设置（1）选择目标芯片（2）选择目标芯片的引脚状态4.对设计文件进行编译五．管脚的分配根据表1-2和1-3的数据进行管脚的设置1六．对文件进行仿真按下Report按钮观察仿真结果，如下：6.从设计文件到目标器件的加载七．实验现象以及结果文件加载到目标器件后，拨动拨动开关，LED灯会按照真值表对应的灯点亮。
八．实验心得通过本次实验，加深了自己对EDA技术的理解并提高了操作能力。
但是，在实验中仍然遇到了很多困难，还需提高。
3线8线译码器设计
课程设计任务书学生姓名：陈莲专业班级：自动化0607指导教师：李向舜工作单位：自动化学院题目: 3线-8线译码器初始条件：1.以上版本软件；2.课程设计辅导资料：“数字电路EDA入门”、“VHDL程序实例集”、“EDA技术与VHDL”、“EDA与数字系统设计”等；3.先修课程：电路、电子设计EDA、电子技术基础等。
4.要紧涉及的知识点：门电路、组合逻辑电路、时序逻辑电路等。
要求完成的要紧任务:（包括课程设计工作量及其技术要求，和说明书撰写等具体要求）1.课程设计时刻：1周；2.课程设计内容：依照指导教师给定的题目，按规定选择其中1套完成；3.本课程设计统一技术要求：研读辅导资料对应章节，对选定的设计题目进行理论分析，针对具体设计部份的原理分析、建模、必要的推导和可行性分析，画出程序设计框图，编写程序代码（含注释），上机调试运行程序，记录实验结果（仿真结果），并对实验结果进行分析和总结。
具体设计要求包括：①温习EDA的相关技术与方式；②把握VHDL或Verilog语言，并要求能编写程序。
③Quartus软件的利用：把握程序编辑、编译、调试、仿真方式。
④设计相关简单的电路，完成既定的功能。
4.课程设计说明书按学校“课程设计工作标准”中的“统一书写格式”撰写，具体包括：①目录；②译码器相关的理论分析、归纳和总结；③3线-8线译码器的结构组成、原理分析及真值表。
④程序设计框图、程序代码（含注释）；⑤给出程序中要紧函数或语句的功能说明和利用说明；⑥给出程序仿真运行结果和图表、和实验结果分析和总结；⑦课程设计的心得体会（至少500字）；⑧参考文献；⑨其它必要内容等。
时刻安排：指导教师签名：年月日系主任（或责任教师）签名：年月日摘要本次能力拓展训练要求设计一个3线-8线译码器，要紧在于分析3线-8线译码器的组成和其实现原理，本次拓展训练要紧目的在于研读辅导资料对应章节，对选定的设计题目进行理论分析，针对具体设计部份的原理分析、建模、必要的推导和可行性分析，画出程序设计框图，编写程序代码，上机调试运行程序，记录实验结果，并对实验结果进行分析和总结。
3_8译码器的VHDL设计
3-8译码器的VHDL设计1.实体框图2.程序设计正确的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECODER38A ISPORT(A2,A1,A0,S1,S2,S3:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY DECODER38A;ARCHITECTURE ONE OF DECODER38A ISSIGNAL S: STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINS<=A2&A1&A0&S1&S2&S3;WITH S SELECTY<="11111110" WHEN "000100","11111101" WHEN "001100","11111011" WHEN "010100","11110111" WHEN "011100","11101111" WHEN "100100","11011111" WHEN "101100","10111111" WHEN "110100","01111111" WHEN "111100","11111111" WHEN OTHERS;END ARCHITECTURE ONE;3.仿真波形图4.仿真波形分析当S1 S2 S3=100时，只有当A2 A1 A0=111时，Y[7]才输出低电平，否则为高电平，当A2 A1 A0=110时，Y[6]才输出低电平，否则为高电平，当A2 A1 A0=101时，Y[5]才输出低电平，否则为高电平，Y[4]到Y[0]同理。
3线8线译码器设计
课程设计任务书学生姓名：陈莲专业班级：自动化0607指导教师：李向舜工作单位：自动化学院题目: 3线-8线译码器初始条件：1.以上版本软件；2.课程设计辅导资料：“数字电路EDA入门”、“VHDL程序实例集”、“EDA技术与VHDL”、“EDA与数字系统设计”等；3.先修课程：电路、电子设计EDA、电子技术基础等。
4.要紧涉及的知识点：门电路、组合逻辑电路、时序逻辑电路等。
要求完成的要紧任务:（包括课程设计工作量及其技术要求，和说明书撰写等具体要求）1.课程设计时刻：1周；2.课程设计内容：依照指导教师给定的题目，按规定选择其中1套完成；3.本课程设计统一技术要求：研读辅导资料对应章节，对选定的设计题目进行理论分析，针对具体设计部份的原理分析、建模、必要的推导和可行性分析，画出程序设计框图，编写程序代码（含注释），上机调试运行程序，记录实验结果（仿真结果），并对实验结果进行分析和总结。
具体设计要求包括：①温习EDA的相关技术与方式；②把握VHDL或Verilog语言，并要求能编写程序。
③Quartus软件的利用：把握程序编辑、编译、调试、仿真方式。
④设计相关简单的电路，完成既定的功能。
4.课程设计说明书按学校“课程设计工作标准”中的“统一书写格式”撰写，具体包括：①目录；②译码器相关的理论分析、归纳和总结；③3线-8线译码器的结构组成、原理分析及真值表。
④程序设计框图、程序代码（含注释）；⑤给出程序中要紧函数或语句的功能说明和利用说明；⑥给出程序仿真运行结果和图表、和实验结果分析和总结；⑦课程设计的心得体会（至少500字）；⑧参考文献；⑨其它必要内容等。
时刻安排：指导教师签名：年月日系主任（或责任教师）签名：年月日摘要本次能力拓展训练要求设计一个3线-8线译码器，要紧在于分析3线-8线译码器的组成和其实现原理，本次拓展训练要紧目的在于研读辅导资料对应章节，对选定的设计题目进行理论分析，针对具体设计部份的原理分析、建模、必要的推导和可行性分析，画出程序设计框图，编写程序代码，上机调试运行程序，记录实验结果，并对实验结果进行分析和总结。
实验三--3-8译码器的设计
实验三3-8译码器的设计
一．实验目的：
1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
二、设计要求
设计一个3—8译码器使其满足如下真值表：
1.采用原理图输入法利用门电路进行设计并实现仿真、下载。
2.利用VHDL语言输入进行设计并进行仿真。
三、预习要求：
1.熟悉3-8译码器原理
2.根据原理绘制原理图。
3.初步写出VHDL语言程序。
四、实验记录
1.原理图及源程序。
2.仿真波形。
（两种方法）
3.延时分析。
（两种方法）。
3-8译码器设计
实验二3－8译码器设计一、实验目的1．掌握3-8译码器的设计方法；2．掌握if else语句和case语句的使用方法；3．掌握VHDL电路的设计、仿真和硬件测试方法二、设计描述及方法1．设计电路的接口描述输入变量为三个A,B,C，输出变量有8个，即Y0~Y7。
G1,G2A,G2B为选通输入，仅当G1=1, G2A=0, G2B=0时，译码器能够正确输出，否则，译码器输出无效，Y0~Y7均为高电平“11111111”。
2．电路设计基本方法译码器输出连接8个二极管，低电平显示输出端有效。
三、程序代码library ieee;use ieee.std_logic_1164.all;entity decode3_8 isport ( g1, g2a, g2b : in std_logic;abc:in std_logic_vector(2 downto 0);y : out std_logic_vector(7 downto 0) );end decode3_8;architecture decode of decode3_8 isbeginprocess(abc)beginif (g1='1' and g2a='0' and g2b='0') then case abc iswhen "000" => y <= "11111110";when "001" => y <= "11111101";when "010" => y <= "11111011";when "011" => y <= "11110111";when "100" => y <= "11101111";when "101" => y <= "11011111";when "110" => y <= "10111111";when "111" => y <= "01111111";end case;else y <= "11111111";end if;end process;end ;四、功能仿真五、RTL级电路。
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EDA实验报告书
设计原理图及源程序1）3-8译码器的设计原理图：
2）3-8译码器的设计源程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY three IS
PORT(s0,s1,s2,a,b,c:IN STD_LOGIC;
Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END three;
ARCHITECTURE BEHA V OF three IS
SIGNAL ABC : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN
ABC <=c&b&a;
PROCESS(ABC,S0,S1,S2)
BEGIN
IF (S0='1' AND S1='0' AND S2='0') THEN
CASE ABC is
WHEN "000"=>Y<="11111110";
WHEN "001"=>Y<="11111101";
WHEN "010"=>Y<="11111011";
WHEN "011"=>Y<="11110111";
WHEN "100"=>Y<="11101111";
WHEN "101"=>Y<="11011111";
WHEN "110"=>Y<="10111111";
WHEN "111"=>Y<="01111111";
WHEN OTHERS =>Y<="11111111";
END CASE;
ELSE Y<="11111111";
END IF;
END PROCESS;
END BEHA V;
仿真波形图1）与非门设计对应波形图：2）程序设计对应波形图：
实验结果1）与非门设计对应延迟：2）程序设计对应延迟：
问题讨论比较此实验中两种输入法哪种要好一些，好在哪里？
答：使用与非门设计电路对应延时比使用程序对应延时时间短，原因是程序的每步执行都需要一定的时间，其时间比调用库中的与非门所需时间长。
使用VHDL语言，设计描述与硬件无关，具有强大的硬件描述能力，设计方式多种多样。
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