EDA全加器实验报告
eda实验报告 全加器
eda实验报告全加器EDA实验报告：全加器一、引言在数字电路设计中，全加器是一种基本的组合逻辑电路，用于实现两个二进制数的加法运算。
全加器的设计和性能对于数字电路的正确性和效率至关重要。
本实验报告将介绍全加器的原理、设计方法以及实验结果。
二、全加器的原理全加器是由两个半加器和一个额外的输入引脚组成的。
它可以实现三个二进制输入数的相加运算，并输出相应的和与进位。
1. 半加器半加器是一个简单的组合逻辑电路，用于实现两个二进制数的相加运算。
它有两个输入引脚A和B，分别代表两个二进制数的对应位，一个和输出引脚S和一个进位输出引脚C。
半加器的真值表如下所示：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1可以看出，和输出引脚S等于A和B的异或运算结果，进位输出引脚C等于A 和B的与运算结果。
2. 全加器全加器是由两个半加器和一个额外的输入引脚组成的。
它有三个输入引脚A、B 和Cin，分别代表两个二进制数的对应位以及上一位的进位，两个输出引脚S 和Cout，分别代表相加结果的和以及当前位的进位。
全加器的真值表如下所示：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1可以看出，和输出引脚S等于A、B和Cin的异或运算结果，进位输出引脚Cout等于A、B和Cin的与运算结果与A和B的或运算结果的与运算结果。
三、全加器的设计方法全加器的设计可以使用逻辑门电路实现。
常用的逻辑门包括与门、或门、非门和异或门。
根据全加器的真值表，可以使用这些逻辑门组合来实现全加器。
1. 使用逻辑门实现半加器半加器可以使用异或门和与门来实现。
异或门用于计算和输出引脚S，与门用于计算和输出引脚C。
2. 使用逻辑门实现全加器全加器可以使用两个半加器和一个或门来实现。
两个半加器分别用于计算和输出引脚S和C1，或门用于计算和输出引脚Cout。
EDA实验全加器
全加器实验目的：1、设计一个全加器。
2、熟悉和掌握FPGA开发软件Quartus II的使用方法。
3、了解掌握用VHDL语言以不同的方式编程方法。
4、掌握电路设计仿真和硬件下载的方法。
实验器材1、SOPC实验箱2、计算机（装有Quartus II 7.0软件）实验预习1、阅读SOPC实验箱的相关资料，了解实验箱的使用方法。
2、预习Quartus II7.0基本使用方法，熟悉实验操作流程。
3、书写预习报告，必须有完整的VHDL设计程序及实验步骤。
实验原理1、1位全家器能实现2个二进制数含进位位的加法，其逻辑功能真值表如表-1，电路原理图如图1.0所示图1.0 1 位全加器电路实验内容设计一个全加器，实现全家器的逻辑功能。
其输入由三位拨码开关提供，输出由五路LED指示，其中两路显示输出结果，另外三路显示输入拨码开关的状态。
注意：实验箱上的LED指示灯，低电位时亮，高电位时灭，注意电路最后的输出逻辑转换。
一、使用QUARTUS II建立工程1、打开QUARTUS II软件并建立工程选择开始>>程序>>Quartus II 7.0>> Quartus II 7.0(32-Bit)打开Quartus II 7.0软件。
也可以直接点击桌面上的Quartus II 7.0（32-Bit）图标打开Quartus II 7.0，软件界面如图1.1所示。
图1.1 Quartus II界面2、在图1.1中选择File>>New Project Wizard来新建一项工程。
在本实验指导书中，任何一个实验都是包含于一个项目中。
同时要区别“New Project Wizard”与“New”的关系，“New”是新建项目内的子文件用。
图1.2 新建工程向导说明对话框3、弹出如图1.2所示新建工程向导说明对话框，从中可以了解我们要完成任务，其中包括：a.指定项目目录，名称和顶层实体。
EDA技术与FPGA应用设计实验报告--1位全加器的设计
本科实验报告
课程名称：EDA技术与FPGA应用设计实验项目：1位全加器的设计
实验地点：跨越机房
专业班级：学号：
学生姓名：
指导教师：
2012年6 月20 日
一、实验目的：
1．熟悉ispDesignEXPERT System原理图设计流程的全过程。
2．学习简单组合电路的设计方法、输入步骤。
3．学习层次化设计步骤。
4．学习EDA设计的仿真和硬件测试方法。
二、实验原理：
1．位全加器可以用两个半加器及一个或门连接而成。
三、实验任务：
1．用原理图输入方法设计半加器电路。
2．建立顶层原理图电路。
3．对全加器电路进行仿真分析、引脚锁定、硬件测试。
四、实验内容：
1.用原理图输入方法设计半加器电路
2.调用半加器设计全加器：
五、仿真波形：
六、加法器的延时情况：
七、心得体会：
通过本实验让我对原理图方法设计有了一定的认识，让我初步掌握了ispDesignEXPERT System软件，在构建原理图时，我们可以使用巧妙的办法搭建出最简便的原理图，初次实验，有些生疏，不过还是很完美的做完了实验，希望今后能有更多的机会去实践，去巩固，去提高。
eda全加器实验报告
eda全加器实验报告EDA全加器实验报告引言在数字电路设计中，加法器是最基础且常见的电路之一。
而全加器是一种能够实现两个二进制数相加的电路。
本实验旨在通过使用EDA工具设计和实现一个全加器电路，并对其进行仿真和测试。
实验目的1. 理解全加器的原理和功能。
2. 熟悉EDA工具的使用，包括电路设计、仿真和测试。
3. 掌握数字电路设计中的基本思路和方法。
实验器材和软件1. EDA工具（如Xilinx ISE、Cadence等）。
2. 逻辑门电路芯片（如与门、或门、非门等）。
3. 实验电路板、连接线等。
实验步骤1. 设计全加器电路的原理图。
在EDA工具中，使用逻辑门电路芯片和连接线等元件，绘制全加器电路的原理图。
全加器电路由两个半加器和一个或门组成，其中半加器负责处理两个输入位的和与进位，而或门负责处理两个半加器的进位输出。
2. 进行电路布局和布线。
在EDA工具中，根据全加器电路的原理图进行布局和布线。
合理地安排电路元件的位置和连接方式，以最大限度地减少电路延迟和功耗。
3. 进行电路仿真。
使用EDA工具提供的仿真功能，对设计好的全加器电路进行仿真。
通过输入不同的二进制数，观察输出结果是否符合预期。
可以检查和验证全加器的功能和正确性。
4. 进行电路测试。
将实验电路板与设计好的全加器电路连接，输入不同的二进制数，观察输出结果是否正确。
可以使用开关或按钮等方式输入二进制数，同时使用数码管或LED等显示器件显示输出结果。
实验结果与分析通过实验，我们成功设计和实现了一个全加器电路，并对其进行了仿真和测试。
经过多次输入不同的二进制数进行验证，我们发现全加器的功能和正确性得到了有效的验证。
此外，我们还可以通过改变电路布局和布线等方式，进一步优化全加器电路的性能。
例如，可以通过减少电路延迟和功耗，提高电路的工作频率和效率。
结论通过本次实验，我们深入了解了全加器的原理和功能，并掌握了EDA工具的使用方法。
通过设计、仿真和测试全加器电路，我们对数字电路设计有了更深入的理解，并掌握了一些基本的设计思路和方法。
EDA技术实验报告(1)
实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。
通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。
二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。
1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。
半加器h-adder由与门、同或门和非门构成。
四位加法器由4个全加器构成1234三、实验内容：1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。
QuartusII设计流程见教材第五章:QuartusII应用向导。
2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor）（2）按照给定的原理图输入逻辑门(symbol－>enter symbol)（3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。
3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。
EDA实验报告全加器
南昌大学实验报告
学生姓名：刘光林学号： 6100209064 专业班级：卓越通信（3+1）实验类型：□验证□综合□设计□创新实验日期：实验成绩：实验一熟悉QuartusⅡ软件及实验装置设计全加器
(一)实验目的
以一位二进制全加器为例熟悉利用QuartusII的原理图输入方法和文本输入法设计简单组合电路；学习多层次工程的设计方法。
(二)实验要求
⑴用文本方法实现半加器，再采用层次设计法用原理图输入完成全加器的设计；
⑵给出此项设计的仿真波形；
⑶用发光管指示显示结果。
(三)实验步骤：
1.建立工作库文件夹，输入半加器VHDL代码并存盘。
ENTITY h_adder IS
PORT (a ,b:IN STD_LOGIC;
co, so:OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF adder is
BEGIN
So<=NOT(a XOR(NOT b)); co<=A and b;
END ARCHITECTURE fh1:
2.选目标器件并编译。
3.建立仿真波形文件，进行波形仿真。
半加器的仿真波形
4.引脚锁定，包装元件。
5.建立顶层电路实验原理图
全加器的原理图
6.对全加器进行波形仿真
(四)实验结果：
实验波形结果基本正确，但是稍微有一点延时，这里不是非常准确。
eda全加器实验报告
竭诚为您提供优质文档/双击可除eda全加器实验报告篇一：eDA全加器实验报告1位全加器设计实验报告彭世晶32211317实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习QuartusⅡ的应用。
实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。
用最简单的原理图输入法来完成半加器及全加器的设计。
实验真值表：半加器全加器实验逻辑图：半加器全加器实验程序：半加器moduleh_adder(a,b,so,co);//半加器描述inputa,b;outputso,co;assign{co,so}=a+b;//两位二进制数直接相加endmodule或门moduleor2a(a.b.c);//或门逻辑描述outputc;inputa,bassignc=a|b;endmodule全加器顶层文件modulef_adder(ain,bin,c(:eda全加器实验报告)in,cout,sum);//一位全加器顶层设计描述outputcout,sum;inputain,bin,cin;wiree,d,f;//定义网线型变量作内部单元连接线h_adderu1(ain,bin,e,d);//使用位置关联法进行例化h_adderu2(.a(e),.so(sum),.b(cin),.co(f));or2au3(.a(d),.b(f),.c(cout));//使用端口名关联法进行例化endmodule实验波形图：半加器全加器实验RTL图：实验结果与分析：通过eDA实验我对编程环境QuartusⅡ有了一定的了解，也初步了解了硬件平台。
我个人认为老师应当增加实验次数，以便我们加强自己的动手能力。
篇二：eDA实验报告4位全加器实验报告eDA实验报告书篇三：eDA实验报告(四位全加器的实现)实验一四位全加器的实现一、实验目的1、掌握Quartus9.0图形编辑输入法2、掌握Quartus环境下文件的编译、仿真及下载方法3、了解VhDL语言的设计流程4、掌握quartus环境下VhDL的使用方法二、实验内容1、用图形/原理图法实现4位全加器。
EDA全加器实验报告 含有程序及其仿真图像
Quartus Ⅱ的综合设计——设计8位全加器一、题目分析全加器是能够计算低位进位的二进制加法电路一位全加器(FA)的逻辑表达式为：S＝a⊕b⊕CinCo＝ab＋bCin＋aCin其中a、b为要相加的数，Cin为进位输入；S为和，Co是进位输出。
而8位全加器可以采前面设计的1位全加器来实现，将8个1位的全加器进行极联，形成一个8位的全加器。
二、实验目的1、熟悉PLD的设计流程。
2、熟悉软件的功能和操作。
3、熟悉层次化电路图的设计方法。
4、熟悉PLD中时序电路的设计过程和方法。
三、实验内容1、根据要求设计一个8位的全加器。
2、对设计的全加器进行仿真分析。
3、讲编译后的数据下载到试验箱中，用硬件验证设计的正确性。
四、8位全加器程序module ban(cout,sum,a,b,cin);output cout;output [7:0] sum;input [7:0] a,b;input cin;assign {cout,sum} =a+b+cin;endmodule五、实验简单流程及实验照片1、创建一个新项目，编写程序并保存文件命名为ban，然后进行编译。
2、建立一个波形文件，选择File-New命令，在弹出窗口中选择Other Flies,然后选择Vector Waveform File,单击OK。
3、进入波形矢量文件编辑器进行相关设置。
4、给a，b，cin赋任意值，得如下图片：5、对设计进行仿真分析，得到最终图片：六、实验总结和感想通过这次实验我对PLD的设计流程有了更深的感触，明白了其设计的一般步骤及方法，为以后的Quartus Ⅱ的综合设计奠定了基础。
同时，对于全加器程序的编写了更深的认识，这能更好的促进以后的学习。
EDA实验报告4位全加器实验报告
EDA实验报告书姓名 XXX 学号 XXXXXXX 实验时间课题名称全加器实验目的1.掌握MAX+plusⅡ的使用方法。
2.掌握原理图输入的设计方法。
3.学习利用一位全加器设计多位全加器的方法。
设计要求1.利用MAX+plusⅡ软件进行原理图输入设计一位全加器。
2.进行编译、仿真、测试。
3.在一位全加器的基础上设计四位全加器，进行编译、仿真、测试、观察实验结果。
设计思路计算机中的加法器一般就是全加器，它实现多位带进位加法。
图中的“进位入”Ci-1指的是低位的进位输入，“进位出”指的是本位的进位输出。
一位全加器的真值表见下表：111111------⋅+⋅+⋅=⋅⋅+⋅⋅++⋅=iiiiiiiiiiiiiii iiiiiCBCABACCBACBAC B AC BAS输入输出Ci-1Bi Ai Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1设计原理图及源程序仿真波形图实验结果问题讨论1.试比较利用卡诺图直接设计四位全加器和利用一位全加器设计四位全加器这两种方法的优缺点。
答：卡诺图直接设计四位全加器的优点是：没有进行产生逻辑，运算速度快。
一位全加器设计四位全加器是串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
2.本实验中设计的4位全加器有何缺陷？答：这种全加器的最大缺点是运算速度慢。
在最不利的的情况下，做一次加法运算需要经过四个全加器的传输延迟时间才能得到稳定可靠的运算结果教师评分教师签名日期操作成绩报告成绩。
太原理工大学EDA实验报告1-1位全加器
太原理工大学EDA实验报告1-1位全加器
太原理工大学Eda实验报告1-1位全加器
实验报告
课程名称：Eda技术与FPGa应用设计
课设题目：
1位全加器
实验地点：信息学院楼cPLd实验室
专业班级：
学号：
学生姓名：
指导教师：张文爱
20XX年4月1日
实验一1位全加器
一、实验目的
1．熟悉ispdesignEXPERTSystem、Quartusii的原理图设计流程的全过程。
2．学习简单组合电路的设计方法、输入步骤。
3．学习层次化设计步骤。
4．学习Eda设计的仿真和硬件测试方法。
二、实验原理
1．位全加器可以用两个半加器及一个或门连接而成。
图1.半加器原理图
图2.全加器原理图
三、实验任务
1．用原理图输入方法设计半加器电路。
2．建立顶层原理图电路。
3．对全加器电路进行引脚锁定、硬件测试。
四、实验内容
1.用原理图输入方法设计半加器电路
图3.半加器电路图
2.半加器经封装后作为一个元件为全加器电路使用，调用半加器设计全加器：
图4.全加器电路图
五、实验结果
六、实验感想
通过本次试验我熟悉了ispdesignEXPERTSystem、Quartusii的原理图设计流程的全过程。
学习了简单组合电路的设计方法、输入步骤以及Eda设计的仿真和硬件测试方法。
学会了使用FPGa设计的顶层设计的简单实验，通过设计半加器完成全加器的设计。
对所学的知识得到很好的实践和检验。
()。
EDA实验报告 4位全加器,16位频率计数器
实验课程名称：EDA技术与应用实验项目名称4位全加器实验实验成绩实验者专业班级组别同组者实验日期一、实验目的1．进一步加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。
2．熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。
二、实验内容实验内容1：按照书本4.5.1节完成半加器和1位全加器的设计，包括用原理图输入，编译，综合，适配，仿真，实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。
实验内容2：建立一个更高层次的原理图，利用以上获得的1位全加器构成4位全加器，并完成编译，综合，适配，仿真和硬件测试。
三、实验仪器1.计算器及操作系统2.Quartus II软件四、实验原理一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
1、半加器描述根据半加器真值表可以画出半加器的电路图。
a b so Co0 0 0 00 1 1 01 0 1 01 1 0 1表1半加器h_adder真值表图1 半加器h_adder电路图2、1位全加器描述一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL 描述。
图2 1位全加器电路图3、4位全加器设计描述4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。
其中，其中cin 表示输入进位位，cout 表示输出进位位，输入A 和B 分别表示加数和被加数。
S 为输出和，其功能可用布尔代数式表示为：S=A+B+Ciii i i o ABC ABC ABC ABC C +++=首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。
EDA实验报告1_8位全加器
EDA技术与应用实验报告姓名学号专业年级电子信息工程实验题目八位全加器设计实验目的1.熟悉QuartuaⅡ的文本和原理图输入方法设计简单组合电路2.通过8位全加器的设计掌握层次化设计的方法3.学会对实验板上的FPGA/CPLD开发系统硬件电路的编程下载及测试实验原理1.由文本输入利用元件例化语句或者原理图输入封装元件的方式，层次化设计1位全加器2.用原理图输入方法，由1位全加器通过低位进位输出cout与高位进位输入cin以串行方式相连接，构成8位全加器实验内容实验一：用原理图输入法设计8位全加器1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由1位全加器构成8位全加器3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验二：用文本输入法设计8位全加器1. VHDL文本输入完成半加器和一位全加器的设计2. 用元件例化语句由1位全加器设计一个8位全加器3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验步骤实验一1.设计1位全加器<1>完成对半加器的设计（详见P117），编译、仿真、生成可调用元件h_adder.bsf;<2>完成对1位全加器的设计（详见P118），编译、仿真与下载，生成可调用原件f_adder.bsf;2.利用1位全加器进行8位全加器的设计<1>新建文件夹adder_8bit，作为顶层文件的目录，将底层文件h_adder.bdf、f_adder.bdf拷贝到此目录下。
新建一个初始原理图adder_8bit.bdf,并为其创建project,将三个设计文件加入工程。
<2>在原理图编辑窗口，调入元件f_adder.bsf，连接线路，对引脚命名，完成对8位全加器的设计。
<3>选择芯片EP1K100QC208-3，引脚锁定并再次编译，编程下载，分析实验结果。
实验二1.设计1位全加器<1>分别新建子文件夹，用来保存底层文件或门or2a.VHDL、半加器h_adder.VHDL的设计,并分别建立相应的project，进行编译、综合、适配、仿真，确保无error（详见P72）。
eda实验报告
EDA技术与 VHDL 实验报告电气工程系电子信息工程实验一： 1 位全加器设计实验目的：I1131.学习 QuartusII9.1 集成开发环境的使用方法以及如何建立工程和文件；2.用原理图输入设计法和VHDL 文本输入设计法设计1 位全加器；3.通过电路仿真和硬件验证，进一步了解1 位全加器的功能I113实验内容：用原理图输入设计法和VHDL 文本输入设计法分别设计1 位全加器，并下载到 CH4 实验箱上运行。
实验原理： 1 位全加器可以由两个半加器和一个或门连接而成， 因而可根据半加器的电路 （如图 3-1 所示）或真值表写出或门和半加器的 VHDL 描述。
然后根据图 3-2 写出全加器的顶层描述。
co a b so co0 0 0 0 aand20 1 1 0bnot xnor2so1 0 1 0111图 3-1半加器 h_adder 电路图及其真值表u1dh_adder a or2aainh_adder ccoutf_addercoutain A coAco f bbinsumbin BsoeBsou3sumcincinu2图 3-2全加器 f_adder 电路图及其实体模块实验步骤：1．打开实验箱电源； 2．输入移位寄存器 VHDL 程序；3．点击图标，进行分析和综合；4. 建立波形文件，进行功能仿真； 5．按接线图配置 FPGA 引脚； 6．点击图标 ,进行编译；7．下载 ****.sof 配置文件到 EP3C16Q240C8中；1 半加器的 vhdl 描述有两种，我用的是下面这种，布尔函数描述法 :（ 1）布尔函数描述方法的VHDL 源程序如下：LIBRARY IEEE; --半加器描述 (1)：布尔方程描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder isBEGINso <= NOT(a XOR (NOT b)) ; co <= a AND b ;END ARCHITECTURE fh1;（ 2）或门逻辑描述：LIBRARY IEEE ; --或门逻辑描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a, b :IN STD_LOGIC;c : OUT STD_LOGIC );END ENTITY or2a；ARCHITECTURE one OF or2a ISBEGINc <= a OR b ;END ARCHITECTURE one ;（ 3） 1 位二进制全加器顶层设计描述：LIBRARY IEEE; --1 位二进制全加器顶层设计描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT (ain， bin， cin : IN STD_LOGIC;cout ， sum: OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adder--调用半加器声明语句PORT ( a， b :IN STD_LOGIC;co， so :OUT STD_LOGIC);END COMPONENT ；COMPONENT or2aPORT (a， b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT；SIGNAL d， e，f : STD_LOGIC; --定义 3 个信号作为内部的连接线。
eda实验报告(全加器,四选一数据选择器,交通灯)
浙师大数理与信息工程学院学生实验报告实验一简单组合逻辑电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。
用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。
2、实验内容用开关K7，K8作为输入设置，从输出指示LED观察OUT21,22,23,24等的变化。
3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shier isPort( k7,k8:in std_logic;out20,out21,out22,out23,out24:out std_logic); end shier;architecture sr of shier isbeginout20<=k7;out21<=not k7;out22<=k7 and k8;out23<=k7 or k8;out24<=k7 xor k8;end sr;波形仿真实验二三八译码器电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。
用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。
2、实验内容用开关K1，K2，K3，K4作为输入设置，组成一个高输出有效的三八译码器，从输出指示LED观察OUT1到OUT8随K1，K1，K3置值的改变而引起相应的变化。
3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shisan isport( a,b,c:in std_logic;y:out std_logic_vector(7 downto 0));end shisan;architecture one of shisan isbeginprocess(a,b,c)variable d:std_logic_vector(2 downto 0);begind:=(c&b&a);if d<="000" theny<="00000001";elsif d<="001" theny<="00000010";elsif d<="010" theny<="00000100";elsif d<= "011"theny<="00001000";elsif d<= "100"theny<="00010000";elsif d<="101"theny<="00100000";elsif d<="110" theny<="01000000";elsif d<="111" theny<="10000000";else null;end if;end process;end one;波形仿真实验四四选一数据选择器电路设计1、实验目的熟悉和了解VHDL语言涉及数字电路的流程，掌握完整的EDA设计方法。
EDA实验报告二(一位全加器的设计)
实验二：一位全加器的设计一、实验目的1、了解和学习Quartus II 7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。
4、学习和掌握全加器的设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器PC机，操作系统为Windows7，本课程所用系统均为Windows7（下同），Quartus II 7.2设计平台。
三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。
2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。
2、文本输入，在文本中输入如下程序代码：library ieee;use ieee.std_logic_1164.all;ENTITY xor31 isport (a,b,cin:in std_logic;sum:out std_logic);end xor31;ARCHITECTURE d1 OF xor31 isbeginsum<=a xor b xor cin;end d1;library ieee;use ieee.std_logic_1164.all;ENTITY and21 isport (a,b:in std_logic;c:out std_logic);end and21;ARCHITECTURE d2 OF and21 isbeginc<=a and b;end d2;library ieee;use ieee.std_logic_1164.all; ENTITY or31 isport (s1,s2,s3:in std_logic;y:out std_logic);end or31;ARCHITECTURE d3 OF or31 isbeginy<=s1 or s2 or s3;end d3;library ieee;use ieee.std_logic_1164.all; ENTITY f_adder1 isport (a,b,cin:in std_logic;cout,sum:out std_logic); end f_adder1;ARCHITECTURE bhv OF f_adder1 iscomponent and21 isport(a,b:in std_logic;c:out std_logic);end component;component xor31 isport(a,b,cin:in std_logic;sum:out std_logic);end component;component or31 isport(s1,s2,s3:in std_logic;y:out std_logic);end component;signal s1,s2,s3:std_logic;beginu1:xor31 port map(a,b,cin,sum); u2:and21 port map(a,b,s1);u3:and21 port map(b,cin,s2);u4:and21 port map(a,cin,s3);u5:or31 port map(s1,s2,s3,cout); end bhv;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。
EDA技术及应用实验报告
一、实验目的
1.在掌握可控脉冲发生器的基础上了解正负脉宽数调制信号发生的原理
2.熟练的运用示波器观察试验箱上的探测点波形
3.掌握时序电路设计的基本思想
二、实验内容：
本实验的任务是设计一个正负脉宽数控调制信号发生器。要求能够输出正负脉宽数控的脉冲波，正脉冲调制的脉冲波和负脉冲调制的脉冲波。试验中的时钟信号选择模块的1MHz信号。用拨档开关K1~K8作为正脉冲脉宽的输入，用S1~S8作为负脉冲脉宽的输入，可在Quartus II中查看仿真图，或查看时序仿真图。
C，对仿真软件很不熟悉。本实验用到了元件例化，要将四位全加器的.VHD文件复制到八位全加器的文件夹里。最开始的时候不知道这一点，所以八位全加器在运行是出错。通过老师的帮助知道了应该如何正确的操作，完成了实验。
五、实验心得。
第一次上机实验让我学会了如何使用Quartus II仿真软件，这个软件和以前用到的软件都不一样，它在计算机上完成管脚的绑定，然后通过下载线下载到芯片上就可以实现需要的功能。通过这次实验，也让我对元件例化有了更好的了解。基本掌握了全加器的工作原理，对VHDL编程语言有了更深入的理解。
实验二
姓 名:学 号:班 级:
指导老师:日 期:
一、实验目的
1.了解数字秒表的工作原理
2.进一步熟悉用VHDL语言编写驱动七段码管显示的代码
3.掌握VHDL编写中的一些小技巧
二、实验内容：
本实验的任务就是设计一个秒表，系统时钟选择时钟模块的1MHz，由于计时时钟信号为100Hz ,因此需要对系统时钟进行10000分频才能得到，因为七段码管需要扫描显示，本实验选择1MHz。另外为了控制方便，需要一个复位开关，使能计时按键，分别使用拨档开关K1,K2，拨动K1系统复位，所有寄存器全部清零。拨动K2秒表启动计时；如果再次拨动K2，秒表停止计时，除非拨动K1，系统才能复位，显示全部为00-00-00。
eda实验报告(四位全加器的实现)
eda实验报告(四位全加器的实现)一、概述本实验是基于EDA软件对四位全加器电路进行实现的过程。
在EDA软件中，通过电路图的设计和仿真，可以有效地判断电路的正确性，从而进一步改进设计方案。
二、实验过程本实验的目的是实现四位全加器的电路。
在四位全加器的电路中，需要实现三个输入端口A、B和CIN，以及两个输出端口SUM和COUT。
其中，SUM输出端口表示输入端口A和B相加的结果，COUT输出端口则表示两个输入端口相加后的进位。
首先，在EDA软件中，使用电路图工具设计了四位全加器的电路。
在电路图中，输入端口和输出端口均使用标准连接器进行连接。
在电路图中，使用四个完整加法器电路连接起来，从而实现四位全加器电路的功能。
接着，对设计出的电路进行了仿真。
仿真的过程中，需要给输入端口设置相应的电信号，以模拟实际应用中的电路电信号。
通过观察仿真结果，可以判断输入端口和输出端口的功能是否正确，从而判断电路图的设计是否正确。
最后，将完成的电路图经过PCB工具进行绘制。
绘制完成后，将其导入到模拟工具中，进行实际电路的模拟测试。
在测试过程中，需要将输入端口和输出端口分别连接到接口测试架，并按照正常的电路连接方式进行测试。
通过测试结果，可以判断电路图中所设计的电路是否正确。
同时，测试结果还能验证电路的可靠性和稳定性，从而进行后续改进。
三、实验结果根据以上实验过程，在EDA软件中，成功设计了四位全加器电路，并进行了仿真和实际测试。
在测试结果中，电路功能正常，而输出端口的结果也与预期结果一致。
经过多次测试，电路的稳定性和可靠性也得到了验证。
四、结论通过以上实验，得出如下结论：1. EDA软件在电路设计和仿真方面具有很大的优势，能够极大地提高电路设计的效率和可靠性。
2. 在设计电路时，需要充分考虑各个输入端口之间的电路连接方式，以确保电路的准确性和稳定性。
3. 在完成电路设计之后，需要进行仿真和测试，以验证电路的正常功能和性能表现，从而进一步改进和优化电路设计方案。
eda实验报告——全加器原理图法,例化语句法
姓名：黄娟学号：32214125班级：自动141成绩：实验名称：全加器的原理图法设计及例化语句法一、实验目的1. 掌握EDA工具Quartus Ⅱ的使用；2. 掌握Quartus Ⅱ的原理图设计流程。
3. 掌握半加器、全加器的原理图法设计。
二、全加器的原理图设计1、Quartus Ⅱ原理图设计流程（1）建立文件夹，取名为adder（2）原理图编辑输入a.打开原理图编辑器b.建立一个初始的原理图c.原理图文件存盘d.建立原理图文件为顶层设计的工程e.绘制半加器原理图f.仿真测试半加器（3）将设计项目设置成可以调用的元件（4）设计全加器顶层文件（5）将设计项目进行时序仿真2、半加器（1）原理图（2）仿真测试结果（3）RTL图3、全加器（1）原理图（2）仿真测试结果（3）RTL图三、全加器的例化语句法设计1、vriloge语言描述begincase({a,b})0:begin so=0;co=1'b0;end1:begin so=1;co=1'b0;end2:begin so=1;co=1'b0;end3:begin so=0;co=1'b1;enddefault:begin so=0;co=0;endendcaseendendmodulemodule or2a(a,b,c);output c;input a,b;assign c=a|b;endmodulemodule f_adder(ain,bin,cin,cout,sum);output cout,sum;input ain,bin,cin;wire e,d,f;h_adder u1(ain,bin,e,d);h_adder u2(.a(e),.so(sum),.b(cin),.co(f)); or2a u3(.a(d),.b(f),.c(cout));endmodule2、波形仿真3、RTL图三、实验小结通过这次实验我们了解了原理图法设计步骤，方法！原理图法以硬件连接为基础，对硬件连接了解多的时候比较合适。
EDA实验报告一
EDA实验报告| 实验一：全加器设计一．实验目的：1．通过实验初步了解EDA的基本概念；2．初步掌握用VHDL语言及原理图进行单元设计的方法；3．初步了解层次设计法；4．熟悉EDA开发软件的操作。
二．实验内容设计一个两位全加器，并用发光二极管显示结果。
三．实验要求全加器的三个输入（二个数字输入，一个进位输入）用实验箱中W1,SW2,SW3控制，二个输出用发光管LED1,LED2显示。
整个设计采用层次设计方法，顶层文件采用原理图输入法。
整个电路设计思路分三部分：1半加器电路设计；2.全加器电路设计，是在半加器的基础上设计的；3.数据输入，输出电路设计。
四．实验步骤1．半加器设计：编写halfaddr.vhd（编辑、设为当前项目、选择器件、编译、仿真无误）2．全加器设计：编写addr.vhd（用结构描述方法的方法、用COMPONENT halfaddr作两次半加构成全加器；编辑、设为当前项目、选择器件、编译、仿真无误）3．顶层文件设计：编辑好endaddr.gdf（用原理图输入设计方法、全加器符号、输入输出端口信号、设为当前项目、选择器件、编译、仿真无误），并观察系统设计的层次结构4．管脚锁定：根据EPF10K10引脚对应表分配好管脚，并进行定时分析6.实验编程下载：确认管脚分配正确，跳线正确，下载程序到芯片。
观察实验现象SW1(a30) LED1(s16) LED2(co17)0 1 0 ▲1 0 0 ▲1 1 0 ▲0 0 1 ▲0 1 1 ▲1 0 1 ▲1 1 1 ▲▲（其中▲代表LED灯亮）五．思考题参考以上方法产生的一位全加器endaddr.gdf：设计出二位全加器。
以下是2endaddr.gdf：经老师验证，结果正确。
六．实验心得：首先谢谢赵老师的细心和悉心帮助。
虽然先前有先使用过软件，但没琢磨透，因此第一次实验都是在尽量学会使用这个软件^_^ 如今基本掌握做实验可以把自己的思路和课本的理论结合起来，受益匪浅；而能把实验正确结果做出来又是很快意的。
EDA全加器实验报告
实验一：1位全加器设计实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习Max+PlusⅡ的应用。
实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。
用最简单的原理图输入法来完成半加器及全加器的设计。
实验内容：一：（1）、建立一个文件夹，设此文件夹为本项设计工程的工作库。
文件夹起名为Quanjiaqi。
（2）、进入原理图输入系统，在File/New下建立新的原理图设计文件。
（3）、在原理图输入窗口中右击选择输入元件项Enter Symbol，在所弹出窗口中查找所需元件INPUT、OUTPUT、AND2、XNOR、NOT并放入当前窗口。
完成半加器电路图(如下图)并起名为Banjiqi.gdf保存在Quanjiaqi工作库内。
(4)、选择File/Project/Set Project to Current File项，将当前设计项目设置成工程文件。
然后在MAX+PLUSⅡ下拉菜单中选择Compiler项对原理图工程文件进行编译。
（5）、进入波形文件输入系统，在File/New下建立新的波形设计文件，文件名默认为Banjiaqi.scf。
（6）、选择Node/Node from SNF项，在弹出的窗口首选List键，将节点信号添加到右栏。
（7）、设置波形参量，设置File/End time项为34us，设半加器输入信号a、b 为高低电平，保存文件，用默认文件名及扩展名。
（8）、运行时序仿真器：选择MAX+plusⅡ/Simulateor项，并观察分析输出信号co、so。
波形图如下（9）、选择File/open下Banjiaqi.gdf文件，并将其设置成当前工程文件，然后选择File/C reate Default Symbol项将当前文件设置成包装好的单一元件，留以备用。
二、（1）、重复“一”中的步骤从第（2）开始，将调入元件改成INPU、TOUTPUT、OR2以及第一步中包装入库的Banjiaqi元件，输入原理图，起名为Quanjiaqi.gdf 保存在Quanjiaqi工作库中，并对其进行编译。
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1位全加器设计实验报告
彭世晶32211317
实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习Quartus Ⅱ的应用。
实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。
用最简单的原理图输入法来完成半加器及全加器的设计。
实验真值表：
半加器
全加器
实验逻辑图：
半加器
全加器
实验程序：
半加器
module h_adder(a,b,so,co); //半加器描述
input a,b;
output so,co;
assign {co,so}=a+b; //两位二进制数直接相加
endmodule
或门
module or2a(a.b.c); //或门逻辑描述
output c;
input a,b
assign c=a|b;
endmodule
全加器顶层文件
module f_adder(ain,bin,cin,cout,sum); //一位全加器顶层设计描述output cout,sum;
input ain,bin,cin;
wire e,d,f; //定义网线型变量作内部单元连接线h_adder u1(ain,bin,e,d); //使用位置关联法进行例化
h_adder u2(.a(e),.so(sum),.b(cin),.co(f));
or2a u3(.a(d),.b(f),.c(cout)); //使用端口名关联法进行例化
Endmodule
实验波形图：
半加器
全加器
实验RTL图：
实验结果与分析：
通过EDA实验我对编程环境QuartusⅡ有了一定的了解，也初步了解了硬件平台。
我个人认为老师应当增加实验次数，以便我们加强自己的动手能力。