通信原理多路信号复用课设

课程设计任务书学生姓名：专业班级：指导教师：工作单位：信息工程学院题目: 多路信号复用的基带发信系统设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。

要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：（2）课程设计题目：多路信号复用的基带发信系统设计与建模；（3）本课程设计统一技术要求：按照要求对选定的设计题目进行逻辑分析，设计通信系统框图，设计出分频器、内码产生器、时序信号产生器、基带发信系统等模块的逻辑功能，编写出相应模块的VHDL语言程序并上机调试、仿真，记录仿真波形并进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。

时间安排：第19周指导教师签名：年月日系主任（或责任教师）签名：年月日摘要 (3)1绪论 (4)1.1 多路信号复用的基带系统的设计 (4)1.2时分多路复用信号的产生模型 (5)2 各功能模块的VHDL建模与程序设计 (5)2.1 内码控制器 (5)2.2 时序产生器 (8)2.3 内码产生器 (10)2.4 输出电路 (12)3.系统的整体电路与程序 (16)4 心得与体会 (21)5 参考文献 (22)在通信系统中，为了提高信道的利用率，采用多路复用技术能把多个信号组合起来在一条物理信道上进行传输,在远距离传输时可大大节省电缆的安装和维护费用，在数字通信系统中主要采用时分多路复用（TDM）方式。

并将复用信号进行HDB3码转换以利于在信道中传输。

关键词：时分复用；模型；原理；模块建模1绪论在数字通信中,为了扩大传输容量和提高传输效率,通常需要将若干个低速数字码流按一定格式合并成一个高速数据码流,以便在高速宽带信道中传输。

数字复接就是依据时分复用基本原理完成数码合并的一种技术，并且是数字通信中的一项基础技术。

当今社会是数字话的社会，数字集成电路应用广泛。

而在以往的PDH 复接电路中，系统的许多部分采用的是模拟电路,依次有很大的局限性。

随着微电子技术的发展，出现了现场可编辑逻辑器件(PLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。

本文就是用硬件描述语言等软件与技术来实现一个基于CPLD/FPGA 的简单数字同步复接系统的设计。

在通信系统中，为了提高信道的利用率，使多路信号在同一条信道上传输时互相不产生干扰的方式叫做多路复用。

在数字通信系统中主要采用时分多路复用（TDM）方式，把时间划分为若干时隙，让多路数字信号的每一路占用不同的时隙，即多路信号在不同的时间内被传送，各路信号在时域中互不重叠。

1.1 多路信号复用的基带系统的设计时分多路复用（TDM）是按传输信号的时间进行分割的，它使不同的信号在不同的时间内传送，将整个传输时间分为许多时间间隔，每个时间片被一路信号占用。

TDM 就是通过在时间上交叉发送每一路信号的一部分来实现一条电路传送多路信号的。

电路上的每一短暂时刻只有一路信号存在。

因数字信号是有限个离散值，所以TDM技术广泛应用于数字通信系统。

多路信号复用的基带系统中的发信设备由数字信源与复接器、码型变换器等组成，其中数字信号包括晶振、分频和内部基带码产生等；系统的接收设备由码型逆变换与时钟提取电路、帧同步信号提取、数字终端与分接器等。

当前，根据国际电报电话咨询委员会（CCITT）建议，目前TDM采用两种标准系列：一种是欧洲和我们国家所采用的30路系列，即由32个话路组成一个PCM基群；另一种是北美和日本等国所采用的24路体系，即由24个话路组成一个PCM基群。

1.2时分多路复用信号的产生模型多路信号复用的模型它包括了内码控制器、内码产生器、时序产生器及复用输出电路等功能模块。

晶振输出信号送给内码控制器分频后得到低频信号作为内码产生器的时钟信号;每个内码产生器用于产生8位数据码且为串行输出，作为内部分路数据信号，其串行数据码输出受到时序产生器输出的时序信号控制;时序产生器的功能是产生四路宽度为8位数据码宽度的时序信号，每路时序信号的相对相位延迟按规定顺序为8位数据码宽度:输出电路的功能是将四路分路码组合成一路完整的复用信号。

2 各功能模块的VHDL建模与程序设计2.1 内码控制器实际是一个分频器即一个4位二进制计数器，一个输出端口输出三位行信号作为内码产生器的地址控制端(选择输入端)，另一输出端作为时序产生器的控制端。

内码控制器对内码产生器的控制功能表如下。

表中的A2、A1、A0分别表示内码控制器的二进制分频器的8、4、2分频信号。

内码产生器应循环并依次输出从“000”、“001’’一直到“111”。

这样，内码发生器每个时钟节拍，输出一位码，通过输出电路送到合路信道上，最终形成一路串行码流。

内码控制器的VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity NMKZQ isport ( clk: in std_logic;a: out std_logic_vector(2 downto 0);b: buffer std_logic:='0');end entity NMKZQ;architecture NMKZQ_archi of NMKZQ isbeginprocess(clk)variable q: std_logic_vector(3 downto 0):="0000";beginif clk'event and clk='1' thenq:=q + 1;if q>7 thenq:="0000";b<=not b;end if;a<=q(2 downto 0);end if;end process;end architecture NMKZQ_archi;内码控制器的TESTBENCH程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.numeric_std.all;entity NMKZQ_tb isend entity NMKZQ_tb;architecture NMKZQ_tb_archi of NMKZQ_tb iscomponent NMKZQport(clk: in std_logic;a: out std_logic_vector(2 downto 0):="000";b: buffer std_logic:='0');end component;signal clk:std_logic:='0';signal a:std_logic_vector(2 downto 0);signal b:std_logic;constant clk_period :time :=20 ns;begindut:NMKZQ port map ( clk=>clk,a=>a,b=>b );tb_clk:processbeginclk<='1';wait for 20 ns;clk<='0';wait for 20 ns;end process;end architecture NMKZQ_tb_archi;内码控制器的仿真图：由图可以看出，b与a[2..0]组成一个4位的二进制计数器，b为最高位，a(0)为最低位。

每来一个时钟脉冲，计数器便加1,。

当计数值达到16时，计数器自动归零。

2.2 时序产生器时序发生器用于产生四路宽度为8位数据码宽度的时序信号。

具体实现是将内码控制器的b端即16分频端口通过一个2分频器，b端口和2分频器的输出端作为2/4译码器的控制端，2/4译码器的四个输出端，经过反相器输出。

时序产生器的VHDL程序：library ieee;use ieee.std_logic_1164.all;entity SXCSQ isport ( b:in std_logic:='0';s3,s2,s1,s0 : out std_logic);end entity SXCSQ;architecture SXCSQ_archi of SXCSQ isbeginprocess(b)variable b_hc :std_logic:='0';variable ab_hc :std_logic_vector(1 downto 0);beginif b'event and b='1' thenb_hc := not b_hc;end if;ab_hc:= b_hc & b ;case ab_hc iswhen "00" => s0<='0';s1<='1';s2<='1';s3<='1';when "01" => s0<='1';s1<='0';s2<='1';s3<='1';when "10" => s0<='1';s1<='1';s2<='0';s3<='1';when "11" => s0<='1';s1<='1';s2<='1';s3<='0';when others => null;end case;end process;end architecture SXCSQ_archi;时序产生器的TESTBENCH程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.numeric_std.all;entity SXCSQ_tb isend entity SXCSQ_tb;architecture SXCSQ_tb_archi of SXCSQ_tb iscomponent SXCSQport (b:in std_logic:='0';s3,s2,s1,s0: out std_logic);end component;signal b: std_logic:='0';signal s3,s2,s1,s0: std_logic;constant clk_period :time :=20 ns;begindut:SXCSQ port map ( b=>b,s3=>s3,s2=>s2,s1=>s1,s0=>s0 ); tb_b:processbeginb<='1';wait for 10 ns;b<='0';wait for 10 ns;end process;end architecture SXCSQ_tb_archi;时序产生器的仿真图：由仿真图可以看出，s3,s2,s1,s0依次输出低电平，用以控制内码产生器。