电脑板常用集成电路简介及检测方法

电脑板常用集成电路简介及检测方法

一、电脑板的组成简介

游戏电脑板（或称节目板）尽管种类繁多，但其内部都是由中央处理器CPU、图像处理器PPU、声音处理单元、I／O接口电路、程序、数据、存贮器RAM／ROM等部分组成。电脑板其实就是一种特殊用途的计算机。

中央处理器CPU在通电后清零复位就开始工格，它首先从只读存贮器ROM中读出电脑板的特定程序，并按已因化的程序逐个调出其部分内容。此步在计算机中构成硬盘中内存的菜单显示，供使用者了解内存的资料菜单，还通过总线将数据和地址码送往PPU和声道处理单无，将数据码和地址码变成相关的图像信号和伴音信号。当操纵面板指令输入，通过I／O接品向CPU发出指令，使其按每个指令通过总线支持RAM，PPU等系统，调出相关的图像和声音信息。

CPU的处理信息能力与电脑板内存贮单元的容量是相等配置的。存贮器存贮的内容多少与贮单元多少计算的。通常，称一个存贮单元存贮的内容为一个“字”，而一个包涵的二进制的位数称为“字长”。很明显，字长越多，其信息的精度越高，对游戏机来说图像的象素也越多，看起来越清晰。一般机型8位和16位，但光碟机的内存已达32位以上。

一个存贮器由千万贮单元组成。存贮单元的多少表示存贮的容量，通常以K单位（1K为210，即1024个存贮单元）。一般存贮器有128K、256K，但有的为4M以上（1M＝1000K）。对1M的存贮器来说，它具有1000＊1024个存贮单元。存贮器的指挥者中央处理器CPU与存贮器的配置相适应，有8位和16位之分。

二、街机常用CPU的简介

为了组成不同的节目板，使用不同容量的存贮器和中央处理器。随着处理信息量的不同，大型游戏机有的使用一只CPU，有的使用两只CPU。单CPU电脑板，常用Z80A、6502、8080等8位CPU。双CPU 电脑板，常用8位的Z80和16位的MC68000组成。

1．Z80型CPU的各脚功能

Z80的内部由以下部分组成：

其1－5脚为A11－A15地址总线，30－40脚为A0－A10地址总线。这16只构成三态输出16位地址总线。

第14、15、12、8、7、9、10、13依顺序构成D0－D7三态输入／输出数据总线。

第6时钟脉冲输入端（CLK）。输入周期T为25uS（即频率为4HMz）的时钟脉冲。

第11脚VCC，要求＋5V＋－O．25V，负载电流为9O－2OOMA。

第16脚为“中断”指令输入端（INI）。当由I／O接口电路送入低电平指令时，在现行指令结束时CPU 响中断。

第17脚不受冯前令控制的中断输入控制（NMI）。它与第16脚不同的是，无论内部触发器处理于何种状态，只要输入中断脉冲指令，在脉冲下降沿立即中断。CPU将中断前的内容予以存贮，一旦复位返回原程序。

第18脚暂控制端（HALT）。由软件发出低电平指令CPU执行空操作指令，以等待再次接受操作指令。

第19脚三态输出的存贮器地址线保持端（MREQ）。低电平有效。其输出地址总线上保持一个同或写入的地址码。

第2O脚三态输出端（IORQ）。当CPU处中断状态时，此脚输出低电平，使地址总线低8位保持有I／O读或写有的效地址码。

第21脚三态读出设定端（RD），低电平在效。低电平使CPU从存贮器或I／O接口电路读出数据。此时如果第19脚也低电平，CPU则读出I／O接口数据。

第22脚写入低电平指令（WR）。该脚低电平，表示CPU数据总线有数据信息写入存贮器或I／O接口。

第23脚总线响就状态，低电平输出指令（BUSACK）。此脚低电平，说明CPU地址总线、数据总线和三态控制总线可接受外部控制指令。

第24脚输入低电平为等待状态（WAIT）。对寻址的I／O或存贮器暂停数据传送，直到此脚高电平时过进行I／O或存贮器数据传送。其目的是与存贮器和I／O动作同步。

第25脚外部总线申请输入端（BUSREQ），低电平有效。该脚低电平输入时，请求CPU在此指令下，当运行周期一结束立即处于预备总线输入状态。

第26脚低电平复位端（RES），使CPU清零置初始状态。由外电路提供1OONS的低电平脉冲。

第27脚操作码周期指示端（MI）。每取一操作码即相应输出一低电平周期指示。当此脚和第2O脚同时为低电平时，为中断响应周期。

第28脚刷新低电平输出端（RFSH）。当该脚输出低电平时和第19脚电平同时刷新动态存贮器。

第29脚接地端。

2．MC68OOO型CPU的各脚功能

MC68OOO为莫托洛拉公司生产的16位CPU。其中，第29－48脚眯地址总线A1－A2O三态输出端，第5O－52脚为A21－A23三态地址总线输出端。均为高电平有效，有直接对8M字节寻址。与第7、8脚配合，可对16M字节寻址。第5、4、3、2、1脚为DO－D4三态输入／输出数据总线端，第64、63、

62、61、6O、59、58、57、56、55、54脚为D5－D15三态输入／输出数据总线端，可按16位字节或高／低两种8位字节进行数据的双向传输。

以下按其余各脚顺序说明功能及动态有效电平：

第6脚三态输出地址总线端（AS），输出低电平有效。

第7、8脚为高/低字节数选通三态电平输出端（UDSLDS），输出低电平有效。与第9脚配合，表明当前数据总线D0-D15的有效位数。

第9脚读写三态电平批示输出端（R/W）。其高/低电平表示数据是读还是写。（第7、8、9脚电平与D0-D15的真值表见表1）。

第10脚数据交互传送回答输入电平端（DTACK），低电平有效。数据读写传送完成时，存贮器向此脚返送低电平，使CPU结束本次读写周期，COU以此低电平将数据馈存。

第11脚总线开放低电平输出端（BG）。当此脚为低电平时，CPU向周边控制设备指示总线开放，可供其它主机使用。

第12脚低电平输入回答信号端（BGACK）。当此脚为低昌平时表示系统中其主控系统已占用控制总线。

第13脚总线申请低电平输入端（BR）。在多个闰主控制系统中，各主控制备通过此脚向CPU提出占用总线申请。CPU第11脚输出低电平为回答电平信号。

第14脚Vcc,+5V +0.25V。

第15脚时钟信号输入端（CLK）。MC68000尾辍型号表示不同的时钟频率，共有MC68000L4/L8/L10四种。其中，MC68000L4的时钟频率为4MHZ，L6为6MHZ依次类推。时钟频率越高，其运算速度越快。例如，第11脚总线开放低电平下降沿到总线开放时间，从L4-L10分别为120ns,100ns,80ns,70ns。

第16、53脚为接地端。

第17脚双向控制的轶I/O信号端（HALT），低电平有效。当外部有低电平输入时，CPU在完成当前周期后轶，将所有数据输入端开放。如果CPU运行受阻也会停机，同时该脚输出低电平信号。

第18脚双向控制的复位脉冲双向控制的复位脉冲I/O电平（RES），当输入低电平时CPU清零复位，同时CPU对外围系统进行复位，同时CPU对外围系统进行复位，与第17脚配合完成系统清零。

第19脚三态输出线指示有效存贮器地址（VMA），低电平有效，表示地址总线上信息有效。

第20脚使能方波输出端（E）。其频率为CPU主频的1/10，用于外围系统芯片使能信号。

第21脚低电平输入端，指示外设地址码有效（VPA）。如果所涉及地址码属MC68000系列的CPU，则外部将低电平送入该脚。