数字定时控制器(4)概论

电子技术课程设计报告数字定时控制器

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一、设计要求

1.设计一个具有数字钟功能的数字定时控制器；

2.计时显示范围要求自00时00分00秒到23时59分59秒；

3.具有校时功能，可对小时、分、秒分别进行校准；

4.要求预选时刻到达时被控对象连续响10秒，蜂鸣器在10秒内断续鸣叫5次，即响1秒停1秒。

二、设计目的

电子技术课程设计是继数字电子技术基础和模拟电子技术基础理论课、实验课之后的重要的理论和实践综合设计环节。它的任务是在学生掌握和具备电子技术基础知识和单元电路的设计能力之后，进一步学习电子电路系统的设计方法和实验方法，进一步掌握EDA仿真设计工具，着重培养学生独立分析问题和解决问题的能力；为以后从事电子系统设计和开发应用打好基础。

三、设计方案

系统框图如图3-1所示

被控对象

图3-1 数字定时控制器系统框图

1.秒脉冲发生器

方案一：采用555定时器，直接与计算数值的电容、电阻等组合，搭接出一个秒脉冲发生电路。此方案的优点是接线方便，只需要一块芯片即可产生秒脉冲，电容、电阻等其他器件使用也较少；缺点是产生的秒脉冲具有较大的误差，无法

用来给数字时钟进行相对精确的计时。

方案二：使用32.768KHz的晶振作为基础脉冲发生器，再通过CD4060芯片进行14分频产生2Hz的脉冲，并进一步进行二分频，最终得到1Hz的脉冲，即所需的秒脉冲。此方案的优点是产生的秒脉冲很精确，能够使数字时钟进行精确的计时；缺点是使用的芯片较多，接线相对复杂。

经过上述分析，虽然方案一中的电路设计相对简单，对于一个接线复杂的系统，可以带来一定程度的便利，但本设计对于设计的计时精度有较为高的要求，所以最终选取计时精度相对较高的方案二来设计秒脉冲发生器。设计电路如图

3-2所示。

图3-2 秒脉冲发生器电路图

2.计时电路

方案一：采用74LS160的同步十进制计数器芯片首尾相连来搭接时、分、秒计时器。此方案的优点是接线相对简单，且逻辑关系也更为明显，74LS160芯片自带进位输出端口Q cc，可以直接引出作为下一片的时序脉冲信号，且工作时S1、S2、~LD恒接高电平，只需控制~CR端口。

方案二：采用74LS90的二-五-十进制计数器首尾相连来搭接计时电路。此方案的优点是其具有5421码的计数方法，可以很好的进行四舍五入的计数，避免暂停带来的误差；缺点是连线相对复杂不少，尤其是芯片的4个输出端分居芯

片两端，与数码管的连线也变得更为复杂。

经过上述分析，虽然方案二中的74LS90芯片可以进行四舍五入的计数，但该芯片带来的接线复杂程度是显而易见的，在一个繁杂的电路中，在保证一定精度的情况下，还是优先选择接线更为简单的方案一。设计电路如图3-3所示。

图3-3 计时电路图

3.校时电路

方案一：采用多开关和多个单脉冲发生电路来搭接电路，其中开光来控制电路的清零、运行和停止（进行校时），多个单脉冲发生电路分别产生对时、分、秒的进位脉冲校时信号。此方案的优点是思路较为清晰，逻辑较于简单，便于连线的正确性；缺点是使用的开关数量太多，并不符合实际使用的需求。

方案二:采用74LS175芯片搭接一个4位循环移位寄存器，依次产生1000、0100、0010、0001的循环输出信号，分别对应秒校时、分校时、时校时、运行（清零）的功能。其中前三位输出Q1、Q2、Q3分别接三个两输入与门的一个输入端，三个与门的另一个输入端统一接入单脉冲发生电路的输出信号，即时、分、秒共用一个校时进位脉冲信号，只是通过循环的高电平来确定对哪一位进行校时。此方案的优点是使用的开关数量较少，可以很好的满足实际的；需求；缺点是思路较为复杂，电路连线也较为复杂。

经过上述的分析，虽然方案一对于简化电路的连线有很大的帮助，但使用的开关数量实在太多，远远脱离了现实，很难让人接受，故选择只使用两个开关的方案二来进行校时电路的设计。设计电路如图3-4所示。

图3-4 校时电路图

4.时间预选矩阵电路（定时电路）

方案一：采用74LS195四位移位寄存器来搭接定时电路，利用74LS195芯片的并行传输功能，使每片74LS195与计时电路中所使用的74LS160一一对接，并通过统一的脉冲控制，即可将计时器显示的时间读入定时电路中，以实现任意定时的功能。此方案的优点是逻辑思路清晰，并且一一对应的电路连接方法可以很好的简化电路的连线复杂程度；缺点是74LS195芯片本身的逻辑就相对复杂，需要较多的电路联系以保证其正常工作。

方案二：采用74LS373八位并行锁存芯片来设计定时电路。此方案的优点是一片74LS373可以同时与两片74LS160对接，进一步减少芯片数量，简化电路，同时自身的工作逻辑也较为简单，只有ENG和~OC两个控制端，且实际控制中，ENG恒接高电平，只需控制~OC端口即可。

经过上述的分析，相对于方案一而言，方案二具有更好的可是实现，并且对于简化电路帮助很大，所以选择方案二。设计电路如图3-5所示。

图3-5 时间预选矩阵电路图

5.输出控制电路（闹铃电路）

方案一：针对设计任务中的要求预选时刻到达时被控对象连续响10秒，蜂鸣器在10秒内断续鸣叫5次，即响1秒停1秒，可以十分巧妙的选用计时电路的秒脉冲来控制响一秒停一秒，并且选用秒的十位来控制闹铃的最终停止。此方案的优点是极大的利用了已有的控制信号，可以很大程度上的简化电路；缺点是并没有实现模块化的设计理念，对于后续要求的改动很难通过简单的改动来满足要求，不具有很强的实用性。

方案二：利用CD4013双D触发器芯片和74LS160同步十进制芯片来搭接输出控制电路。其中74LS160芯片利用其的十进制计数功能来控制闹铃的工作状态，并使用其的最高位来触发CD4013，以停止74LS160的计数。此方案的优点是模

块化设计，便于电路的布局以及后续闹铃功能的改进；缺点是针对此实验的设计要求而言，电路连线相对复杂。

经过上述的分析，方案一虽然对于本实验的设计要求而言具有电路连线简单的优点，但在讲求模块设计的当今时代，方案二更具有实用性，符合需求，所以选择方案二。设计电路如图3-6所示。