8数字系统设计习题解答

8 数字系统设计基础习题解答
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X 与阵列
1D
Q0
C1
或阵列
1D
Q1
C1
1D
Q2
C1
CP
图 P8.10
解 （1）根据电路图写出各触发器状态方程：
Q2 n1 Q1nQ0 n XQ2 n Q0 n Q1n1 Q1n Q0 n Q2 n Q1nQ0 n Q0 n1 Q2 n Q0 n X Q0 n （2）根据特性方程列出状态真值表，如表所示。
C．基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；
D．宏单元是 FPGA 中最小逻辑单元。
17．VHDL 是在
年正式推出的。
A．1983
B．1985
C．1987
18．VHDL 的实体部分用来指定设计单元的
。
A．输入端口
B．输出端口
C．引脚
D．以上均可
D．1989
8 数字系统设计基础习题解答
1
0
101 0 0
1
1
101 1 1
0
0
110 0 0
0
0
110 1 0
0
0
111 0 0
1
0
111 1 1
0
0
（3）状态转换图 由状态真值表可得电路在 X= 0 与 X= 1 时的状态转换图，如图所示。
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133
111
110
Q2Q1Q0
000
001
010
101
110
Q2Q1Q0
图 E8-2 数字乘法器实验示意图
3.可校时数字钟
设计一个能进行时、分、秒计时的数字钟，能方便地对时、分、秒进行手动调节，以 校准时间。数字钟的系统框图如图 E8-3 所示。设置两位开关量进行模式选择 00：计时； 01：秒校时；10：分校时；11；时校时。
7SLEDD 7SLEDC7SLEDB 7SLEDA
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130
外部存储器芯片 ,且使用方法复杂，保密性差。 5．试分析如图 P8.5 所示 PLA 构成电路。写出 F1、F2 的逻辑表达式。
A B C
&
&
&
&
≥1
=1
F1
0
≥1
=1
F2
1
解： F1 AC ABC A BC
图 P8.5
F2 ABC A BC
6．试分析如图 P8.6 所示电路。 （1）列出时序 PLA 的状态表和状态图 （2）简述该时序 PLA 的逻辑功能。
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生由高到低的键有效信号，编码式键盘接口要求有消抖功能。编码式键盘接口在单片机系 统的人机接口中有广泛应用。
键盘接口的原理框图如图 E8-4 所示。键盘模块的 4 根列扫描线 Y0~Y3 和 4 根行输入 线 X0~X3 与 FPGA 的 I/O 引脚相连。4 位键编码通过 7SLEDA 显示，按键次数通过 7SLEDB 显示。键盘接口时钟 KEYCLK 由实验板上的 CLKIN 产生，通过短路块选择时钟频率 1024Hz。
分十位 分个位 秒十位 秒个位
60进制 计数器
60进制 计数器
分频 电路
校时控制
EP4CE6
CLK1
8Hz基准 时钟信号
模式 手动 选择 校时
图 E8-3 可校时数字钟实验示意图
4.4×4 编码式键盘接口 编码式键盘接口的功能就是将 4×4 行列式键盘转化为 4 位键编码，并产生键有效信号。
按 K0 键输出 0000，按 K1 键输出 0001，„„，按 K15 键输出 1111。每次按键有效时，产
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实验题
用 EDA-3 数字电路学习板完成以下实验： 1. 4 位数字频率计
设计一个数字频率计，测频范围：1Hz~9999Hz。实验示意图如图 E8-1 所示。 7SLEDD7SLEDC7SLEDB 7SLEDA
千位 百位 EP4CE6
十位 个位
CLK1 CLKIN
129
19．一个实体可以拥有一个或多个 。
A．设计实体
B．结构体
C．输入
D．输出
20．在 VHDL 的端口声明语句中，用 声明端口为输入方向。
Ａ．IN
B．OUT
Ｃ．INOUT
D．BUFFER
21．在 VHDL 的端口声明语句中，用
声明端口为具有读功能的输出方向。
A．IN
B．OUT
C．INOUT
D．BUFFER
8．VHDL 的基本描述语句包括 并行语句 和 顺序语句 。
9．VHDL 的并行语句在结构体中的执行是 并行 的，其执行方式与语句书写的顺序
无关。
10．在 VHDL 的各种并行语句之间，可以用 信号 来交换信息。
11．VHDL 的 PROCESS（进程）语句是由 顺序语句 组成的，但其本身却是 并行
Q2n+1 0 0 0 1 1 1 0 0
Q1n+1 0 1 1 0 0 1 0 0
Q0n+1 1 0 1 0 1 0 0 0
Q2 Q1 Q0
000
001
源自文库
010
011
111
110
101
100
（5）功能：同步七进制加法计数器。 7．试分析如图 P8.7 所示由 PLA 实现的时序电路，列出状态转换表，简述该时序电路 的逻辑功能。
Q1n J1 Q1n K1Q1n Q1nQ0 n Q2 nQ1n Q0 n
Q2 n J 2 Q2 n K 2Q2 n Q2 nQ1nQ0 n Q2 n Q1n
（3）列出状态表
Q2n
Q1n
Q0n
CP
0
0
0
↓
0
0
1
↓
0
1
0
↓
0
1
1
↓
1
0
0
↓
1
0
1
↓
1
1
0
↓
1
1
1
↓
（4）状态转换图
8Hz基准时钟信号 被测信号
图 E8-1 数字频率计实验示意图
2. 4×4 相加—移位结构乘法器
试设计一 4×4 二进制乘法器，其示意图如图 E8-2 所示。 输入信号：4 位被乘数 A（A3 A2 A1 A0），4 位乘数 B（B3 B2 B1 B0），启动信号 START。 输出信号：8 位乘积 P（P7 P6 P5 P4 P3 P2 P1 P0），结束信号 END。 当发出一个高电平的 START 信号以后，乘法器开始乘法运算，运算完成以后发出高电 平的 END 信号。 两个 4 位乘数从电平开关输入，按键 KEY0 产生 START 信号，用 8 只 LED 管显示乘 积，END 信号用 LED8 显示。乘法器工作时需要一个时钟信号，从 CLKIN 输入。
000
001
010
101
100
011
111
100
011
X=0
X=1
（4）逻辑功能
当 X=0 时，该时序电路为 6 进制加法计数器；当 X=1 时，该时序电路为 5 进制加法计
数器。 8．如图 P8.8 所示为某 FPGA 的可编程 I/O 模块，M0~M4 为存储单元，用来配置 I/O
模块的工作方式。要求把此 I/O 模块配置成输入管脚，请标出数据输入通道，给出具体的 5 个配置比特，并给出 T 的值。
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SW0 SW1 SW2 SW3 SW4 SW5 SW6 SW7 KEY0 CLKIN
EP4CE6
A0 A1 A2 A3 B0 B1 B2 B3 START CP
END P7 P6 P5 P4 P3 P2 P1 P0
LED8 LED7 LED6 LED5 LED4 LED3 LED2 LED1 LED0
的可编程逻辑器件。
A．与阵列可编程、或阵列固定的 B．与阵列固定、或阵列可编程的
C．与、或阵列固定的
D．与、或阵列都可编程的
16.大规模可编程逻辑器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理
的描述中，正确的是
。
A．FPGA 全称为复杂可编程逻辑器件；
B．FPGA 是基于乘积项结构的可编程逻辑器件；
输出反相 M0
三态反相 锁存输出 转换速率 弱上拉
M1
M2
M3
M4 VCCIO
三态控制 T
=1
输出信号 O =1
使能 时钟
输入信号 I 输入信号（锁存）Q
使能 时钟
全局请零
DQ ENA
R
QD ENA
R
I/O引脚 参考电压
图 P8.11
解：要将 I/O 引脚作为输入引脚，要将输出三态缓冲器输出置成高阻态，弱上拉禁止。因 此可将三态控制 T 置 1，M1 置 0，M4 置 0，其余编程位无关。
22．在 VHDL 标识符命名规则中，以
开头的标识符是正确的。
A．字母
B．数字
C．字母或数字
D．下划线
23． 在 VHDL 中，目标信号的赋值符号是
。
A． =：
B．=
C． ：=
D．<=
习题
1．说明自顶向下的设计方法及步骤。 首先从系统设计入手，在顶层将整个系统划分成几个子系统，然后逐级向下，再将每 个子系统分为若干功能模块，每个功能模块还可以继续向下划分成子模块，直至分成许多 最基本模块实现。 2.说明 CPLD I/O 控制块的功能。 I/O 控制块允许每个 I/O 引脚单独地配置为输入、输出和双向工作方式。所有 I/O 引脚 有一个三态缓冲器，它控制的信号来自一个多路选择器，可以选择全局输出使能信号中的 一个或者直接连接到地（GND）或电源（Vcc）上。当三态缓冲器的控制端接地时，输出 为高阻态，此时 I/O 引脚可用作专用输入引脚。当三态缓冲器的控制端接高电平（Vcc）时， 输出被使能 3.以 Cyclone IV 系列 FPGA 为例，逻辑单元 LE 能否同时实现组合逻辑电路和时序逻 辑电路？ 从图 8.2-18 可知，LUT 输入除了来自互连阵列，也来自触发器的输出，也就是说触发 器的输出反馈到 LUT 的输入端，便于构成计数器、状态机等时序电路。LUT 的输出可以 直接送到互连阵列，触发器的输入也可以不来自 LUT 的输出，而来自触发器链输入。LUT 和触发器可以独立工作，这意味着一个逻辑单元可以同时实现组合电路和时序电路。 4.CPLD 和 FPGA 有什么不同？ FPGA 可以达到比 CPLD 更高的集成度，同时也具有更复杂的布线结构和逻辑实现。 FPGA 更适合于触发器丰富的结构，而 CPLD 更适合于触发器有限而积项丰富的结构。 在编程上 FPGA 比 CPLD 具有更大的灵活性；CPLD 功耗要比 FPGA 大；且集成度越高 越明显；CPLD 比 FPGA 有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚 的最大延迟时间。CPLD 的编程工艺采用 E2 CPLD 的编程工艺，无需外部存储器芯片，使 用简单，保密性好。而基于 SRAM 编程的 FPGA,其编程信息需存放在外部存储器上，需
4．PLD 中的可编程连接对应的物理实现可以是 熔丝 、 E2PROM 存储单元 、
SRAM 存储单元等。
5. 在 PAL 中设置了一个异或门，其目的是 解决与门数量不足 。
6．在 CPLD 中，可编程单元通常采用 E2PROM 存储单元，掉电以后，编程信息
不会丢失。
7. 4 输入 LUT 具有 16 个存储单元。它可以实现任何 4 变量的 组合逻辑电路 。
与 阵 列
1J
Q0
C1
Q0
1K
或 阵
1J
Q1
列
C1
Q1
1K
1J
Q2
C1
Q2
1K
CP
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图 P8.6
解：（1）根据电路图写出各触发器驱动方程 J 0 Q2 n Q1n ， K 0 1
J1 Q0 n ， K1 Q2 n Q0 n
J 2 Q1nQ0 n ， K 2 Q1n （2）写出各触发器状态方程 Q0 n J 0 Q0 n K 0Q0 n Q2 n Q0 n Q1n Q0 n
8 数字系统设计基础习题解答
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自我检测题
1.数字系统包括 控制器 和 数据处理单元 两部分。
2.现代数字系统通常采用“自顶向下”的设计方法。所谓“顶”是指 系统的功能 ，
所谓“底”是指 基本的元器件 ，甚至是 集成电路的版图 。
3. 简单可编程逻辑器件 SPLD 通常分为 PLA 、 PAL 和 GAL 等多种类型。
EP4CE6
7SLEDA
CLKIN f=1024Hz
X0~X3
D0~D3 4位键编码
Y0~Y3
4×4 键盘接口
KAV 键有效
信号
10进 制计
数器
X Q2n Q1n Q0n Q2n+1 Q1n+1 Q0n+1
0 00 0
0
0
1
0 00 1
0
1
0
0 01 0
0
1
1
0 01 1
1
0
0
0 10 0
1
0
1
0 10 1
0
0
0
0 11 0
1
1
1
0 11 1
0
0
1
X Q2n Q1n Q0n Q2n+1 Q1n+1 Q0n+1
100 0 0
0
1
100 1 0
语句 。
12．VHDL 顺序语句只能出现在 进程语句 内部，是按程序书写的顺序自上而下、一
条一条地执行。
13．VHDL 的数据对象包括 常数 、 变量 和 信号 ，它们是用来存放各种类型数据
的容器。
14.“＜=”操作符既可用于表示赋值操作，也可以作为关系运算符表示 小于等于 ，
要根据上下文判断。
15．PAL 是一种