实验六-JK触发器的VHDL设计
VHDL实验报告JK触发器、同步计数器
Verilog HDL实验报告Verilog 实验报告题目：JK触发器、同步计数器系部名称：通信工程专业名称：通信工程班级：班内序号：学生姓名：时间：2010.11.28一、实验内容：用JK触发器构成同步计数器：设计一个同步计数器，其逻辑图和JK触发器的逻辑图所示。
清零信号clear低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出，当count_enable信号为低电平时停止计数。
写出同步计数器的verilog描述和激励模块，在激励模块中使用clear和count_enable对计数器进行测试，并显示输出计数Q[3:0]。
二、实验原理图：JK触发器构成同步计数器源代码：//主模块module synchronous_counter(clear,clock,count_enable,Q);input clear,clock,count_enable;output [3:0] Q;wire qbar1,qbar2,qbar3,qbar0;wire a,b,c;assign a = Q[0] & count_enable;assign b = a & Q[1];assign c = b & Q[2];JK_flip_flop myJK(count_enable,count_enable,clock,clear,Q[0],qbar0);JK_flip_flop myJK1(a,a,clock,clear,Q[1],qbar1);JK_flip_flop myJK2(b,b,clock,clear,Q[2],qbar2);JK_flip_flop myJK3(c,c,clock,clear,Q[3],qbar3);endmodule//调用的JK触发器模块module JK_flip_flop(j,k,clock,clear,q,qbar);input j,k,clock,clear;output q,qbar;wire a,b,y,ybar,c,cbar,d,q,qbar;assign a = ~ (((qbar & j)& clock) & clear);assign b = ~ ((clock & k) & q);assign y = ~ (a & ybar);assign ybar = ~ ((y & clear) & b);assign c = ~(y & cbar);assign cbar = ~ clock;assign d = ~ (cbar & ybar);assign q = ~ (c & qbar);assign qbar = ~ ((q & clear) & d);endmodule测试文件源代码：module count_test;reg count_enable=1,clock=0,clear=0;wire [3:0]Q;synchronous_counter myCount(clear,clock,count_enable,Q);initial #10 clear=1;always@(negedge clock)begin$monitor($time," clear=%b,count_enable=%b,Q=%b%b%b%b\n",clear,count_enable,Q[3],Q[2],Q[1],Q[0]);endalways clock = #5 ~clock;always count_enable= #170 ~count_enable; endmodule实验结果：波形图：三、实验心得：这次实验比上一次顺利多了，可能是因为有了前一次的铺垫，我对软件的熟悉度有了一定的提高。
数字逻辑实验报告：触发器及其作用
数字逻辑实验报告：触发器及其作用一、实验目的1. 学习触发器的基本概念、类型及其工作原理；2. 掌握触发器的电路实现方法；3. 掌握使用触发器进行时序逻辑设计的方法。
二、实验原理触发器（Flip-flop）是数字逻辑电路中最基本的存储元件。
它可以在电路中实现数据的存储、时序的生成、状态的转移等功能。
触发器从功能上分为两大类：时序逻辑触发器和状态逻辑触发器。
时序逻辑触发器是指根据输入信号的时序变化来激发触发器输出端口状态变化的触发器，常见的有SR触发器、D触发器和JK触发器等。
状态逻辑触发器是指触发器的输出值与输入值中的某些形式的关系有关，常见的有T触发器和R-S触发器等。
此实验主要介绍SR触发器、D触发器、JK触发器的实现及其作用。
1. SR触发器SR触发器也称为RS触发器，它的英文全称是Set-Reset Flip-flop。
SR触发器的输入有两个：S、R。
当S=1，R=0时，Q输出为1；当S=0，R=1时，Q输出为0；当S=R=1时，Q的状态就不确定了。
具有这个不确定状态的原因是因为在SR触发器中，S和R是可以同时为1的，这种情况会导致电路出现失效或过度充电的问题，故SR触发器不常用。
2. D触发器D触发器是指数据存储触发器，它有一个数据输入信号D，其输出信号Q与输入信号D同步，并且保持输出信号状态不变。
当时钟信号CK上升时，D触发器将数据D储存在内部存储器中，当时钟信号CK下降时，存储器中的数据被保持不变。
D触发器还具有一个反相输出信号Q'，它与输出信号Q恰好相反。
3. JK触发器JK触发器是指一种利用J和K两个输入信号来控制输出状态的电路。
当J=K=0时，JK触发器不动；当J=1，K=0时，JK触发器转换到置“1”状态；当J=0，K=1时，JK触发器转换到复位“0”状态；当J=K=1时，JK触发器的状态与上一状态相反。
这里需要注意的是，当J=K=1时，JK触发器可以作为一个数字计数器或频率分带器使用。
vhdl课程设计实验报告
湖南科技大学信息与电气工程学院《课程设计报告》题目：电子技术课程设计报告专业：通信工程班级：一班姓名：何家乐学号： 1004040126指导教师：罗朝辉任务书题目《电子技术》课程设计时间安排课程设计时间为10天（2周）。
（1）调研、查资料1天。
（2）总体方案设计2 天。
（3）电路设计2天（画原理图，参数计算）。
（4）实验室完成相应电路的验证。
3天（5）撰写设计说明书 1 天。
（6）验收1 天。
目的：训练学生综合运用学过的电子技术原理的基础知识，独立进行查找资料、选择方案、设计电路、撰写报告，进一步加深对电子电路基本理论的理解，提高运用基本技能的能力，为今后的学习和工作打下坚实的基础。
要求：（1）能正确设计电路，画出线路图，分析电路原理。
（2）按时参加课程设计指导，定期汇报课程设计进展情况。
（3）广泛收集相关技术资料。
（4）独立思考，刻苦钻研，严禁抄袭。
（5）按时完成课程设计任务，认真、正确地书写课程设计报告。
（6）培养实事求是、严谨的工作态度和认真的工作作风。
总体方案实现：（1）明确设计任务，对所要设计的任务进行具体分析，充分了解电路性能、指标内容及要求。
（2）制定设计方案。
（3）迸行具体设计：单元电路的设计；参数计算；器件选择；绘制电路原理图。
（4）撰写课程设计报告（说明书）：课程设计报告是对设计全过程的系统总结，也是培养综合科研素质的一个重要环节。
指导教师评语：评分等级：（）指导教师签名：课程设计报告1.课题名称：RGB LED Control 原理图及PCB设计2.设计任务及要求⑴任务：完成RGB LED control 的设计，并画出原理图及其PCB设计。
⑵要求：①能正确设计电路，画出线路图，分析电路原理。
②按时参加课程设计指导，定期汇报课程设计进展情况。
③广泛收集相关技术资料。
④独立思考，刻苦钻研，严禁抄袭。
⑤按时完成课程设计任务，认真、正确地书写课程设计报告。
⑥培养实事求是、严谨的工作态度和认真的工作作风。
数字逻辑JK触发器实验报告 (2)
数字逻辑JK触发器实验报告 (2)
实验器材：
1.数字逻辑教学实验箱
2.数字电路预制实验板
3.数字逻辑集成电路：74F74
4.数字万用表
5.接线器
实验原理：
JK触发器是一种常用的触发器，由于它具有输入端J、K可以控制输出端Q翻转的特点，所以被广泛应用于各种计数器、定时器、频率除法器、数据选择器等数字电路中。
在JK触发器中，J\和K\ 可以用来控制状态转换，当J\和K\ 都为0时，JK触发器保持原状态不变；当J\和K\ 都为1时，JK触发器将翻转输出；当J\为1，K\为0时，JK触发器将输出1；当J\为0，K\为1时，JK触发器将输出0。
JK触发器的实现可用SR触发器，D触发器，
T触发器等电路实现，其中最常用的是基于SR触发器实现的JK触发器。
实验步骤：
2.将JK触发器74F74插入数字电路预制实验板中，并拨动开关至合适位置。
3.使用数字万用表测量所需测试点的电压。
4.使用接线器进行接线。
6.通过手动触发或者按键操作时序控制，测试各测试点的逻辑电平，并记录数据。
实验结果：
通过实验可得出以下结论：
1.当J、K均为0时，JK触发器保持原状态不变。
黄红涛-vhdl实验报告-实验3 触发器
学生实验报告实验课名称：VHDL硬件描述语言实验项目名称：触发器专业名称：电子科学与技术班级：32050801学号：3205080134学生姓名：黄红涛教师姓名：程鸿亮_2010__年__11__月__6__日组别_____________________ 同组同学_ 刘增辉实验日期：2011 年11 月6 日实验室名称______ 成绩_____一、实验名称：触发器二、实验目的与要求：设计RS、JK、D、T四种触发器，掌握异步复位置位的方法以及四种触发功能的实现方法，掌握QuartusII软件的使用方法以及GW48型SOPC开发平台中的输入输出模式配置方法。
通过VHDL编程，实现RS、JK、D、T四种触发器，要求四种触发器同时在开发平台上实现，并共享置位、复位端，JK、D、T三种触发器共享时钟信号端，具体接口如下所示：s：所有触发器的置位输入端，低电平有效；r：所有触发器的复位输入端，低电平有效；j：JK触发器可j控制输入端；k：JK触发器的k控制输入端；cp：时钟信号；d：D触发器数据输入端；t：T触发器控制端。
q_rs、qn_rs：RS触发器状态输出端；q_jk、qn_jk：JK触发器状态输出端；q_d、qn_d：D触发器状态输出端；q_t、qn_t：T触发器状态输出端；err[3..0]：无效状态显示输出端。
首先在QuartusII上进行功能和时序仿真，之后通过器件及其端口配置下载程序到SOPC开发平台中。
在硬件实现中，要求：1.用拨动开关实现触发器的控制信号(r、s、t、j、k、d)：注：要求使用最右面6个开关。
2.用实验平台的按键实现时钟信号(cp)：3.用LED阵列实现状态输出的显示：注：要求用LED3、LED11分别显示RS触发器的q_rs和qn_rs；用LED4、LED12分别显示T触发器的q_t和qn_t；用LED5、LED13分别显示JK触发器的q_jk和qn_jk；用LED6、LED14分别显示D触发器的q_d和qn_d；用LED1、LED9、LED8、LED16同时显示无效状态。
实验六JK触发器的VHDL设计
实验六JK触发器的VHDL设计实验六JK触发器的VHDL设计设计JK触发器，其中prn（置1端）、clrn（清零端）均为⾼电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not根据J、K的值有不同的输出。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity chufa_JK isport(cp,j,k,prn,clrn:in std_logic;q,q_not: out std_logic);end chufa_JK;architecture arch of chufa_JK issignal qn:std_logic;beginprocess(cp,prn,clrn)beginif clrn='1'and prn='0' then ----------异步（强制）置0qn<='0';elsif prn='1'and clrn='0'then ---------异步（强制）置1qn<='1';elsif cp'event and cp='1' then ---------cp上升沿qn<=(j and not qn) or(not k and qn);end if;end process;q<=qn;q_not<=not qn;end arch;1、波形仿真分析注意：此JK触发器设计中prn（置1端）、clrn（清零端）均为⾼电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not根据J、K的值有不同的输出。
注意与课本JK触发器功能表的区分。
JK、D、T触发器(2024版)
§8 JK 触发器、D 触发器和T 触发器一、JK 触发器JK 触发器的符号如图所示，CP 输入端有小圆圈，表示触发器改变状态的时间是CP 脉冲的下降沿（由1变0），称“下降沿触发”或“负边沿触发”；没有的表示“上升沿触发”。
JK 触发器的逻辑功能（真值表）如下：功能描述：“00不翻11翻，互补输入， J 为打入端”。
特征方程： Q n+1＝n n Q K Q J例：下降沿触发的JK 触发器，已知CP 、J 、K 的波形，画Q 的波形。
在各类集成触发器中，JK 触发器的功能最为齐全。
在实际应用J K Q n Q n+1 功能描述 0 0 0 0 保持0 0 1 1 0 1 0 0 置0 0 1 1 0 1 0 0 1 置1 1 0 1 1 1 1 0 1 翻转 1 1 1CP J K Q123456J Cp KQ QRJ Cp K SQ Q带异步清零、置1功能、 上升沿触发的的JK 触发器CLK 1J 14K3Q13Q12T下降沿触发的JK 触发器中，它不仅有很强的通用性，而且能灵活地转换成其他类型的触发器。
二、D 触发器 1．电路组成：用JK 触发器能很方便地构成D 触发器：a )用JK 触发器构成D 触发器 b) D 触发器的逻辑符号2．逻辑功能： 1） 真值表：描述：每来一个CP 脉冲，就把D 端的数据送到Q 端。
因此D 触发器又称“数据锁存器”，D （Data ）端是数据输入端。
2） 特征方程：Q n+1＝D例题：下降沿触发的D 触发器，初态为0态。
根据图示的CP 和D 的波形，画Q 和Q 反的波形。
QQCP D Q Q三、T 触发器 1．电路组成把JK 触发器的两个输入端J 、K 连在一起，作为一个输入端T ，就构成T 触发器。
如下图：2．逻辑功能：因为T=J=K ，所以当T=0，CP 脉冲来后触发器维持原状太不变；当T=1，每来一个CP 脉冲触发器状态翻转一次。
特征方程：Q n+1＝n n n QT Q T Q T ⊕=+ 例：根据T 触发器的CP 、T信号画Q 和Q 反：常用集成触发器介绍74LS74 (Dual D-type FF (pre, clr)) 74LS112(Dual JK FF(-edge, pre, clr))CP T Q Q51234Q Q74LS379 (Quad D-type FF w/en)CC4027（CD4027）(Dual JK FF (+edge, pre, clr))触发器应用举例（演示）1．触发器构成的数据锁存器2．触发器构成的移位寄存器 3 .触发器构成的计数器。
VHDL触发器
三、串入/并出移位寄存器（2） 四位串入/并出移位寄存器的逻辑电路图：
三、串入/并出移位寄存器（3） VHDL语言描述：
LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE WORK.example.ALL; ENTITY shift_reg IS PORT (d1 : IN std_logic; cp : IN std_logic; q : OUT std_logic_vector(3 DOWNTO 0)); END shift_reg; ARCHITECTURE structure_arc OF shift_reg IS
二、串入/串出移位寄存器（1） 移位功能的定义：指寄存器里面存储的代码能 够在时钟的作用下进行依次左移或者是右移。 移位寄存器的定义：通常把具有存储和移位功 能的寄存器称为移位寄存器。 移位寄存器的分类：串入/串出移位寄存器、串 入/并出移位寄存器和循环移位寄存器等。
二、串入/串出移位寄存器（2） 串入/串出移位寄存器的定义： 所谓串入/串出移位寄存器是指它的第一 个触发器的输入端口用来接收外来的输入信号， 而其余的每一个触发器的输入端口均与前面一 个触发器的Q端相连。这样，移位寄存器输入 端口的数据将在时钟边沿的作用下逐级向后移 动，然后从输出端口串行输出。例如前面第六 章中介绍过的串入/串出四位移位寄存器。
同步复位的D触发器（1） 电路符号和功能表：
同步复位的D触发器（2） VHDL语言描述：
ARCHITECTURE rtl_arc OF sync_rdff IS BEGIN PROCESS (clk) BEGIN IF (clk’event AND clk =’1’) THEN IF (reset =’0’) THEN q <= ’0’; qb <= ’1’; ELSE q <= d; qb <= NOT d; END IF; END IF; END PROCESS; END rtl_arc;
数字电路设计实验vhdl语言实验报告
实验一秒表计数器的设计实验目的:本实验通过设计四种频率可选的数字时钟系统, 以达到熟悉VHDL 语言编程语法、设计思路和熟练掌握Quartus II 开发软件的目的。
二、实验内容:该数字时钟的显示格式如下所示: HH: MM: SS, 其中HH表示时计数的两位, MM表示分计数的两位, SS表示秒计数的两位。
本系统输入信号分别为复位信号rst(高有效)、sel(两位信号, 分别可以选择2分频、4分频8分频和16分频)、clk_in(时钟信号)、8位时输出、8位分输出、8位秒输出(其中高4为表示对应的高半字节、低4位表示的低半字节, 譬如当时间为08:59:30时, 时输出为”0000_1000”,分输出为”0101_1001”,秒输出为”0011_0000”)。
该时钟系统可以通过Sel信号时钟运行的快慢。
三、实验流程:通过对实验内容的分析: 可以考虑时钟系统的可由三部分组成: 1.分频器:分频器为时序电路并且通过《数字电路》理论课程的学习可知由计数器来实现, 同学可以回想一下实验1中是如何实现计数器电路的设计）, 该模块主要产生2.4.8、16分频的时钟信号；2.多路选择器:在VHDL中多路选择器为组合逻辑, 可以有多种实现方法, 在这里主要选用了case语句来实现。
该模块的作用是从分频器中根据Sel信号选择适当的时钟信号；3.时钟控制器:该模块比较复杂, 主要实现功能是实现一个24小时的计时。
当时间为00:00:59的时候下一个时钟到来时状态的跳变为00:01:00, 计时中多数计数为加1操作, 有几个特殊状态需要重点考虑：当时间产生分进数时, 譬如上例。
当时间产生时进数时, 譬如00:01:59时刻的下一个状态为00:02:00;当时间产生时进数时, 譬如00:59:59是个的下一个状态为01:00：00。
当时间产生天进数时, 譬如23:59:59的下一个状态为00:00:00。
四、仿真要求:1、本次试验的结果全部采用功能仿真分析:在结果图中能够看到让复位信号rst为有效的情况下, 所有的输出为00:00:00；2.当频率选择输出分别为”00”、”01”、”10”、”11”时秒为的进数分别包含2.4.8、16倍clk_in的时钟周期；3.可以看到完整的计时周期00:00:00->23:59:59->00:00:00。
数字逻辑实验 6_触发器的仿真
实验六触发器的仿真一、实验要求1．用VHDL语言设计D锁存器，并进行仿真与分析；2．参看Maxplus中器件7474（边沿D触发器）的逻辑功能，用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。
3．参看Maxplus中器件7476（边沿JK触发器）的逻辑功能，用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。
二、实验内容通过quartus2 参照芯片的电路结构，只使用VHDL语言实现D锁存器、边沿D触发器(参照7474)和边沿JK触发器（参考7476）。
并通过仿真波形验证设计的功能是否正确。
三、实验过程由于在报告1中已经详尽描述了如何使用Quartus 2建立逻辑原理图和使用VHDL语言实现元件功能，所以本次的实验报告中便不再赘述上述内容，报告将主要就VHDL 语言描述实现元件的功能的过程进行阐述。
1.D锁存器选择File→New，弹出新建文本对话框，在该对话框中选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。
library IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity d_lock isport(en,d:in std_logic;q,notq:out std_logic);end d_lock;architecture d_lock_arc of d_lock issignal q1,notq1 :std_logic;beginprocess(en,d)beginif(en/='0') thenif(d='0') thenq1<='0';notq1<=not q1;elseq1<='1';notq1<=not q1;end if;elseq1<= q1;notq1<= notq1;end if;end process;q<= q1;notq<= notq1;end d_lock_arc;保存文件并编译，选择菜单File→New，选择Vector Waveform File新建波形图，添加节点，参数设置为：End Time=2us, Grip size=100ns。
刘增辉-vhdl实验报告-实验3 触发器
长安大学 电子科学与技术系 刘增辉
if(j='0' and k='1')then q_temp_jk<='0'; qn_temp_jk<='1'; elsif(j='1' and k='0')then q_temp_jk<='1'; qn_temp_jk<='0'; elsif(j='1' and k='1')then q_temp_jk<=not q_temp_jk; qn_temp_jk<=not qn_temp_jk; end if; end if; end process jk_trigger; d_trigger:process(r,s,d,cp) begin if(r='0' and s='1')then q_temp_d<='0'; qn_temp_d<='1'; elsif(r='1' and s='0')then q_temp_d<='1'; qn_temp_d<='0'; elsif(r='0' and s='0')then q_temp_d<='1'; qn_temp_d<='1'; elsif(cp'event and cp='1')then q_temp_d<=d; qn_temp_d<=not d; end if; end process d_trigger; t_trigger:process(r,s,t,cp) begin if(r='0' and s='1')then q_temp_t<='0'; qn_temp_t<='1'; elsif(r='1' and s='0')then q_temp_t<='1'; qn_temp_t<='0'; elsif(r='0' and s='0')then q_temp_t<='1'; qn_temp_t<='1'; elsif(cp'event and cp='1')then if(t='1')then q_temp_t<=not q_temp_t; qn_temp_t<=not qn_temp_t; else
(Multisim数电仿真)JK触发器精选全文
可编辑修改精选全文完整版实验3.8JK触发器一、实验目的：1. 熟悉JK触发器的功能和触发方式，了解异步置位和异步复位的功能。
2. 掌握用示波器观察触发器输出波形。
3. 了解触发器之间的转换，并检验其逻辑功能。
二、实验准备：触发器具有记忆功能，它是数字电路中用来存贮二进制数字信号的单元电路。
触发器的输出不但取决于它的输入，而且还与它原来的状态有关。
触发器接Q表示；触发器接收信号之后的状态叫次态，用收信号之前的状态叫初态，用nn1Q表示。
为了从根本上解决电平直接控制问题，人们在同步触发器的基础上设计了主从RS触发器。
但主从R S触发器中R、S之间仍存在约束的缺点，为了克服它，人们又设计出主从JK触发器。
图3.8.1为主从JK触发器74LS76的内部电路图；由图可看出JK 触发器是下降沿到来时翻转的。
由真值表可以看出J 、K 在任何情况下都能有输出，不存在约束问题，故应用非常广泛。
由图3.8.1还可以看出，JK 触发器具有异步置位端D S 和异步复位端D R 。
表3.8.1： 无论CP 处于高电平还是低电平，都可以通过在D S 或D R 端加入低电平将触发器置1或置0。
JK 触发器的特征方程为：n n n Q K Q J Q +=+1................................................................3.8.1三、计算机仿真实验内容：1. 异步置位PR (即D S )及异步复位CLR (即D R )功能的测试：(1). 从电子仿真软件Multisim7基本界面左侧左列真实元件工具条的“TTL ”元件库中调出JK 触发器74LS76D ；从“Basic ”元件库中调出单刀双掷开关SPDT 两只；从“Source ”元件库中调出电源Vcc 和地线，将它们放置在电子平台上。
(2). 从电子仿真软件Multisim7基本界面左侧右列虚拟元件工具条的指示元件列表中选取红(1X )、蓝(2X )两种颜色指示灯各一盏，将它们放置在电子平台上。
实验六 触发器的设计与仿真 湖南大学数字逻辑
实验六触发器的设计与仿真一、实验目的熟悉QuartusⅡ仿真软件的基本操作，并用VHDL语言设计一个D锁存器、一个D 触发器和一个JK触发器。
二、实验内容1．用逻辑图和VHDL语言设计D锁存器，并进行仿真与分析2.参看QuartusⅡ中器件7474（边沿D触发器）的逻辑功能，用VHDL语言设计边沿触发式D触发器，并进行仿真与分析3.参看QuartusⅡ中器件7476（边沿JK触发器）的逻辑功能，用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析4.三、实验原理1.（1）D锁存器逻辑电路的原理：（2）通过实验实现逻辑的原理：2.（1）边沿D触发器逻辑电路的原理：（2）通过实验实现逻辑的原理：3.（1四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
1.D锁存器的实验步骤：1、编写源代码。
打开QuartusⅡ软件平台，点击File中得New建立一个文件。
编写的文件名与实体名一致，点击File/Save as以“.vhd”为扩展名存盘文件。
VHDL设计源代码如下：library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;entity dsuocunqi isport (EN,D : in std_logic;Q,QN : out std_logic);end dsuocunqi;architecture dsuocunqi of dsuocunqi isbeginprocess(EN,D)beginif (EN='1')thencase D iswhen '0' => Q <= '0';QN <= '1';when '1' => Q <= '1';QN <= '0';end case;end if;end process;end dsuocunqi;2、按照实验箱上FPGA的芯片名更改编程芯片的设置。
FPGA程序设计实验报告 JK触发器
FPGA程序设计实验报告——JK触发器一．实验目的JK触发器是一种基础电子元件，这个程序用Quartus模拟JK触发器的功能，具有异步信号清零或置1功能，同时在JK触发器程序基础上进行修改，使其具有对输出q的显示功能，在q取1时显示1，在q取0时显示0。
这里使用的是上升沿触发式JK触发器。
二．程序代码module JK(clk,j,k,q,r,s,seg);input clk,j,k,r,s;output q;output [7:0]seg;reg q=0;reg [7:0]seg;always @(posedge clk)beginif(r==1 && s==0)begin q<=0;endif(r==0 && s==1)begin q<=1;endif(r==0 && s==0)beginif(j==1 && k==1)begin q<=~q;endif(j==1 && k==0)begin q<=1;endif(j==0 && k==0)begin q<=q;endif(j==0 && k==1)begin q<=0;endendendalways @(q)beginif(q==0)begin seg<=8'b0011_1111;endif(q==1)begin seg<=8'b0000_0110;endendendmodule三．仿真结果对程序进行编译仿真之后，得到以下结果：仿真结果说明：对于上升沿式JK触发器，仅在上升沿到来是触发改变q的取值。
r和s是两个异步信号输入端，在r取1，s取0时，无论j，k输入端如何，q始终取0。
在r取0，s取1时，无论j，k输入端如何，q始终取1。
在r和s都取0时，触发器正常工作，其q值取决于上升沿到来时的j，k以及之前一个周期的q值。
JK触发器——精选推荐
JK 触发器设计一、实验目的1、了解和学习Quartus II 5.1软件设计平台。
2、了解EDA 的设计过程。
3、通过实例，学习和掌握Quartus II 5.1平台下的文本输入法。
4、学习和掌握JK 触发器的工作和设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器PC 机，操作系统为Windows2000/XP ，本课程所用系统均为WindowsXP （下同），Quartus II 5.1设计平台。
三、实验原理凡在时钟信号作用下逻辑功能符合表2-1特性表所规定的逻辑功能者叫做JK 触发器。
表2-1 JK 触发器的特性表从特性表写出JK 触发器的特性方程为：由D 触发器实验可知，D 触发器的特性方程为：Q n+1=D 。
因此将做为D 的输入即可完成JK 触发器。
原理图如下CLKQ nJKQ n+1Q nJKQ n+10 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0111111四、实验程序由实验原理图可知，JK触发器主要由与门、或门和D触发器三部分实现。
(1)与门LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY and2a ISPORT (a,b: IN std_logic;c: OUT std_logic);END and2a;ARCHITECTURE one OF and2a ISBEGINc<=a and b;END ARCHITECTURE one;（2）或门LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY or2a ISPORT (a,b: IN std_logic;c: OUT std_logic);END or2a;ARCHITECTURE one OF or2a ISBEGINc<=a OR b;END ARCHITECTURE one;（3）D触发器LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY dff_logic ISPORT (d, clk : IN std_logic;Q: OUT std_logic);END dff_logic;ARCHITECTURE dff1 OF dff_logic ISBEGINP1: PROCESS(clk)BEGINIF(clk'EVENT AND clk='1') THENQ<=d;END IF;END PROCESS P1;END dff1;JK触发器实现LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY J_K ISPORT (j,k,clkin : IN STD_LOGIC;QQ : OUT STD_LOGIC );END ENTITY J_K ;ARCHITECTURE fd1 OF J_K ISCOMPONENT dff_logicPORT ( d, clk : IN std_logic;Q: OUT std_logic);END COMPONENT;COMPONENT or2aPORT (a,b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;COMPONENT and2aPORT (a,b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;SIGNAL e,f,h,Q1 : STD_LOGIC;BEGINu1 : and2a PORT MAP(a=>j,b=>NOT Q1,c=>e);u2 : and2a PORT MAP(a=>NOT k,b=>Q1,c=>f);u3 : or2a PORT MAP(a=>e,b=>f,c=>h);u4 : dff_logic PORT MAP(clk=>clkin,d=>h,Q=>Q1);QQ<=Q1;END ARCHITECTURE fd1 ;模块生成图：五、实验结果由波形图可知，当J=1,K=0,触发器下一状态将被置1；当J=0,K=1,触发器下一状态将被置0；当J=K=0,触发器下一状态保持不变；当J=K=1,触发器翻转。
实验六-JK触发器的VHDL设计复习过程
实验六-J K触发器的V H D L设计实验六 JK触发器的VHDL设计设计JK触发器，其中prn（置1端）、clrn（清零端）均为高电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not根据J、K的值有不同的输出。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity chufa_JK isport(cp,j,k,prn,clrn:in std_logic;q,q_not: out std_logic);end chufa_JK;architecture arch of chufa_JK issignal qn:std_logic;beginprocess(cp,prn,clrn)beginif clrn='1'and prn='0' then ----------异步（强制）置0qn<='0';elsif prn='1'and clrn='0'then ---------异步（强制）置1qn<='1';elsif cp'event and cp='1' then ---------cp上升沿qn<=(j and not qn) or(not k and qn);end if;end process;q<=qn;q_not<=not qn;end arch; 1、波形仿真分析prn（置1端）clrn（清零端）cp J K Q Q_not0 1 x x x 0 11 0 x x x 1 00 0 上升沿0 0 保持保持0 0 上升沿0 1 0 10 0 上升沿 1 0 1 00 0 上升沿 1 1 翻转翻转注意：此JK触发器设计中prn（置1端）、clrn（清零端）均为高电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not 根据J、K的值有不同的输出。
刘惠09071201065jk触发器
JK触发器的VHDL描述题目：JK触发器的VHDL描述班级：电信09-2班姓名：刘惠学号：09071201065日期：2012.12.22JK触发器的VHDL描述摘要:利用QuartusII开发软件,底层采用VHDL编程,顶层采用原理图连接的方式在AlteraFP2GA上设计了三相可控硅全数字触发器.实践表明,这种采用FPGA设计的数字触发器,既克服了传统采用MCU设计的控制器易受干扰、程序易跑飞的缺点,又兼顾了模拟触发器的很多特点,且外围电路简单,调试和系统升级更加方便.关键词:JK触发器，VHDL,QuartusII正文：1.功能说明：1.1这是一种具有异步置位/复位控制端口的JK触发器,这种JK触发器具有两个数据输入端口J和K、时钟输入端口ＣＰ、置位控制端口Ｓ、复位控制端口Ｒ的两个反相输出端口Ｑ，-Q。
通过菜单可以看出，只要置位/复位控制端口的信号有效，JK触发器便会立即进行置位或者复位操作，可见这些操作是与时钟信号无关的。
这里需要注意的是，置位控制端口的信号和复位控制端口的信号不能同时有效。
1.2异步置位/复位JK触发器的菜单1.3特征方程：Q n+1=J-Q n+-KQ n由特征表和特征方程，当J=1，K=0时，触发器的下一状态将被置1，当J=0，K=1时，被置0；J=K=0时，触发器状态保持不变，当J=K=1时，触发器翻转。
在所有类型的触发器中，JK触发器具有最强的逻辑功能，它能执行置1、置0、保持和翻转四种操作。
2.VHDL程序在描述带有异步置位/复位控制端口的JK触发器的VHDL程序中，在结构体的说明部分，程序定义了两个信号q_tmp和qb_tmp来暂存输出端口Q反相输出端口的值，然后利用它们来完成信号的翻转操作。
3.仿真文件结束语（1）这次对实践操作，让我感受到了VHDL语言的强大，采用VHDL进行设计和描述，它强大的语法结构，丰富的数据类型，可以让我们轻松完成对系统电路和门级电路的描述。
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实验六JK触发器的VHDL设计
设计JK触发器，其中prn（置1端）、clrn（清零端）均为高电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not 根据J、K的值有不同的输出。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity chufa_JK is
port
(
cp,j,k,prn,clrn:in std_logic; q,q_not: out std_logic
);
end chufa_JK;
architecture arch of chufa_JK is
signal qn:std_logic;
begin
process(cp,prn,clrn)
begin
if clrn='1'and prn='0' then
----------异步（强制）置0
qn<='0';
elsif prn='1'and clrn='0'then
---------异步（强制）置1
qn<='1';
elsif cp'event and cp='1' then ---------cp上升沿
qn<=(j and not qn) or(not k and qn);
end if;
end process;
q<=qn;
q_not<=not qn;
end arch;
1、波形仿真分析
prn（置1端）
clrn
（清零
端）
cp J K Q Q_not
01x x x01
10x x x10
00上升
沿
00保持保持
00上升
沿
0101
00上升
沿
1010
00上升
沿
11翻转翻转
注意：此JK触发器设计中prn（置1端）、clrn（清零端）均为高电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not
根据J、K的值有不同的输出。
注意与课本JK触发器功能表的区分。
2、延时仿真分析
输出信号(q、q_not)较cp上升沿延时约10.9ns
实验六报告格式要求：
实验名： JK触发器的VHDL设计
一、实验目的：
JK触发器的VHDL设计
二、实验要求
Max+Plus II开发环境
三、源程序代码
JK触发器的VHDL设计：
……………
…………….
…………………
四、波形仿真
（1）波形仿真图
（2）波形仿真分析
五、延时仿真
（1）延时仿真图
（2）延时仿真分析
六、实验总结。