AXI总线介绍PPT
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读事务传送的最后一个数据。
设备
读数据有效。 1 = 读数据有效。 0 = 读数据无效。
RREADY
主机
读数据就绪。 1 = w power interface:
信号 CSYSREQ
源 CLOCK controller
CSYSACK CACTIVE
的个数。
AWSIZE[2:0] 主机 突发式写的大小。
AWBURST[1: 主机 突发式写的类型。
0]
AWLOCK[1:0] 主机 锁类型。
AWCACHE[3: 主机 Cache类型。这信号指明事务的bufferable、
0]
cacheable、write-through、write-back、
allocate attributes信息。
写的最后一个数据。
写有效 1 = 写数据和阀门有效 0 = 写数据和阀门无效
设备
写就绪。指明设备已经准备好接受数据了 1 = 设备就绪 0 = 设备未就绪
12
AXI信号（4）
Write response channel :
信号 BID[3:0] BRESP[1:0]
源 设备 设备
描述 响应ID ， 这个数值必须与AWID的数值匹配。 写响应。这个信号指明写事务的状态。可能有的响应：OKAY、 EXOKAY、SLVERR、DECERR。
Read burst:
18
Basic AXI transfer
Overlapping read burst:
3
AXI特点
1.它的地址/控制和数据相位是Sperated 2.支持Unaligned的数据传输 3.同时在Burst传输中，只需要首地址 4.单向通道体系结构提高传输效率 4.同时分离的读、写数据通道 5.并支持outstanding传输访问和Out of order访问
4
Topic 2
What constitutes the AXI ?
31:0]
机
ARLEN[3:0 主
]
机
突发式读长度。
ARSIZE[2: 主
0]
机
突发式读大小。
ARBURST[ 主
1:0]
机
突发式读类型。
ARLOCK[1 主
:0]
机
锁类型。
ARCACHE[ 主 Cache类型。
3:0]
机
ARPROT[2 主
:0]
机
保护类型。
ARVALID 主 读地址有效。信号一直保持，直到 机 ARREADY为高。 1 = 地址和控制信息有效 0 = 地址和控制信息无效
AXI Introduction
ICD/SID Bob Qin(覃海洋) 2015/12/31
1
Topic 1
• What is the AXI?
2
AXI介绍
AXI（Advanced eXtensible Interface）是一种 总线协议，该协议是ARM公司提出的AMBA3.0 (AHB是在2.0中提出)协议中最重要的部分，是一 种面向高性能、高带宽、低延迟的片内总线.
BVALID
设备
写响应有效。 1 = 写响应有效 0 = 写响应无效
BREADY
主机
接受响应就绪。该信号表示主机已经能够接受响应信息。 1 = 主机就绪 0 = 主机未就绪
13
AXI信号（5）
Read address channel : 信号 源 描述
ARID[3:0] 主 读地址ID。
机
ARADDR[ 主 读地址。
Write data channel :
信号
源
WID[3:0]
主机
WDATA[31:0]
主机
WSTRB[3:0]
主机
描述 写ID tag，WID的值必须与AWID的值匹配 写的数据。 写阀门。WSTRB[n]标示的区间为WDATA[(8*n)+7:(8*n)]
WLAST WVALID
WREADY
主机 主机
AWPROT[2:0] 主机 保护类型。
AWVALID
主机 写地址有效。
1 = 地址和控制信息有效
0 = 地址和控制信息无效
这个信号会一直保持，直到AWREADY变为高。
AWREADY
设备 写地址准备好。这个信号用来指明设备已经准备好接
受地址和控制信息了。
1 = 设备准备好
0 = 设备没准备好
11
AXI信号（3）
ARREADY 设 读地址就绪。指明设备已经准备好接受数
备 据了。
1 = 设备就绪
0 = 设备未就绪
14
AXI信号（6）
Read data channel :
信号 RID[3:0] RDATA[31:0] RRESP[1:0]
RLAST RVALID
源 设备 设备 设备
设备
描述 读ID tag。RID的数值必须与ARID的数值匹配。 读数据。 读响应。这个信号指明读传输的状态：OKAY、EXOKAY、 SLVERR、DECERR。
外围设备 外围设备
描述 系统低功耗请求。此信号来自系统时钟控制器，使外围设备进入低 功耗状态。
低功耗请求应答。 Clock active 1 = 外围设备时钟请求 0 = 外围设备时钟无请求
16
Topic 3
• How can you make a transfer on AXI?
17
Basic AXI transfer
ARESETn
Reset source
描述 全局时钟信号 全局复位信号，低电平有效
10
AXI信号（2）
Write address channel : 信号
源 描述
AWID[3:0]
主机 写地址ID，这个信号是写地址信号组的ID tag。
AWADDR[31: 主机 写地址。
0]
AWLEN[3:0] 主机 突发式写的长度。此长度决定突发式写所传输的数据
5
AXI通道组成部分
• Read address channel 添加描述
• Write address channel • Read data channel • Write data channel • Write response channel 每一个AXI传输通道都是单方向的
6
Read transaction structure
2 Channels
7
Write transaction structure
3 Channels
8
Handshake mechanism
• 英文叙述并强调传输地址信息和数据都是 在VALID和READY同时为高时有效
9
AXI信号（1）
Global Signal:
信号
源
ACLK
Clock source
设备
读数据有效。 1 = 读数据有效。 0 = 读数据无效。
RREADY
主机
读数据就绪。 1 = w power interface:
信号 CSYSREQ
源 CLOCK controller
CSYSACK CACTIVE
的个数。
AWSIZE[2:0] 主机 突发式写的大小。
AWBURST[1: 主机 突发式写的类型。
0]
AWLOCK[1:0] 主机 锁类型。
AWCACHE[3: 主机 Cache类型。这信号指明事务的bufferable、
0]
cacheable、write-through、write-back、
allocate attributes信息。
写的最后一个数据。
写有效 1 = 写数据和阀门有效 0 = 写数据和阀门无效
设备
写就绪。指明设备已经准备好接受数据了 1 = 设备就绪 0 = 设备未就绪
12
AXI信号（4）
Write response channel :
信号 BID[3:0] BRESP[1:0]
源 设备 设备
描述 响应ID ， 这个数值必须与AWID的数值匹配。 写响应。这个信号指明写事务的状态。可能有的响应：OKAY、 EXOKAY、SLVERR、DECERR。
Read burst:
18
Basic AXI transfer
Overlapping read burst:
3
AXI特点
1.它的地址/控制和数据相位是Sperated 2.支持Unaligned的数据传输 3.同时在Burst传输中，只需要首地址 4.单向通道体系结构提高传输效率 4.同时分离的读、写数据通道 5.并支持outstanding传输访问和Out of order访问
4
Topic 2
What constitutes the AXI ?
31:0]
机
ARLEN[3:0 主
]
机
突发式读长度。
ARSIZE[2: 主
0]
机
突发式读大小。
ARBURST[ 主
1:0]
机
突发式读类型。
ARLOCK[1 主
:0]
机
锁类型。
ARCACHE[ 主 Cache类型。
3:0]
机
ARPROT[2 主
:0]
机
保护类型。
ARVALID 主 读地址有效。信号一直保持，直到 机 ARREADY为高。 1 = 地址和控制信息有效 0 = 地址和控制信息无效
AXI Introduction
ICD/SID Bob Qin(覃海洋) 2015/12/31
1
Topic 1
• What is the AXI?
2
AXI介绍
AXI（Advanced eXtensible Interface）是一种 总线协议，该协议是ARM公司提出的AMBA3.0 (AHB是在2.0中提出)协议中最重要的部分，是一 种面向高性能、高带宽、低延迟的片内总线.
BVALID
设备
写响应有效。 1 = 写响应有效 0 = 写响应无效
BREADY
主机
接受响应就绪。该信号表示主机已经能够接受响应信息。 1 = 主机就绪 0 = 主机未就绪
13
AXI信号（5）
Read address channel : 信号 源 描述
ARID[3:0] 主 读地址ID。
机
ARADDR[ 主 读地址。
Write data channel :
信号
源
WID[3:0]
主机
WDATA[31:0]
主机
WSTRB[3:0]
主机
描述 写ID tag，WID的值必须与AWID的值匹配 写的数据。 写阀门。WSTRB[n]标示的区间为WDATA[(8*n)+7:(8*n)]
WLAST WVALID
WREADY
主机 主机
AWPROT[2:0] 主机 保护类型。
AWVALID
主机 写地址有效。
1 = 地址和控制信息有效
0 = 地址和控制信息无效
这个信号会一直保持，直到AWREADY变为高。
AWREADY
设备 写地址准备好。这个信号用来指明设备已经准备好接
受地址和控制信息了。
1 = 设备准备好
0 = 设备没准备好
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AXI信号（3）
ARREADY 设 读地址就绪。指明设备已经准备好接受数
备 据了。
1 = 设备就绪
0 = 设备未就绪
14
AXI信号（6）
Read data channel :
信号 RID[3:0] RDATA[31:0] RRESP[1:0]
RLAST RVALID
源 设备 设备 设备
设备
描述 读ID tag。RID的数值必须与ARID的数值匹配。 读数据。 读响应。这个信号指明读传输的状态：OKAY、EXOKAY、 SLVERR、DECERR。
外围设备 外围设备
描述 系统低功耗请求。此信号来自系统时钟控制器，使外围设备进入低 功耗状态。
低功耗请求应答。 Clock active 1 = 外围设备时钟请求 0 = 外围设备时钟无请求
16
Topic 3
• How can you make a transfer on AXI?
17
Basic AXI transfer
ARESETn
Reset source
描述 全局时钟信号 全局复位信号，低电平有效
10
AXI信号（2）
Write address channel : 信号
源 描述
AWID[3:0]
主机 写地址ID，这个信号是写地址信号组的ID tag。
AWADDR[31: 主机 写地址。
0]
AWLEN[3:0] 主机 突发式写的长度。此长度决定突发式写所传输的数据
5
AXI通道组成部分
• Read address channel 添加描述
• Write address channel • Read data channel • Write data channel • Write response channel 每一个AXI传输通道都是单方向的
6
Read transaction structure
2 Channels
7
Write transaction structure
3 Channels
8
Handshake mechanism
• 英文叙述并强调传输地址信息和数据都是 在VALID和READY同时为高时有效
9
AXI信号（1）
Global Signal:
信号
源
ACLK
Clock source