数字后端设计
数字集成电路后端设计的一般流程
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数字后端流程一【Design_Compile】实例笔记
DC 综合DC 又称为设计综合将设计的RTL代码综合成门级网表的过程。
在DC 流程中一般要经过以下几个步骤，以项目A为例做如下分析：1】在项目子目录下创建DC文件夹，在DC文件夹下分别创建db in lib_syn log netlist rpt和script 文件夹以及一个makefile 文件用来运行DC 脚本。
2】第二步就是复制相应工艺技术库文件到lib_syn ，一般有2种文件各3个分别包括了typical worst 和best情况，一类是db，文件一类是lib 文件也可以在lc_shell 下读取lib 得到相应的db文件。
3】第三步将需要综合的设计RTL代码（V erilog 文件）复制到in 文件夹4】第四步在script 创建综合脚本，脚本创建过程将在后面介绍5】第五步编写运行脚本的makefile 文件6】第六步运行脚本而后查看综合报告，是否有违例现象出现，如果有修改脚本加以修复直到最终通过设计。
注意另外的几个文件夹作用db文件夹存放DC综合生成的项目db文件，综合网表输出到netlist 文件夹，综合程序运行报告存放在log文件夹中，而综合结果的数据报告则存放在rpt 文件夹中。
DC脚本的编写（A.scr）DC综合脚本基本上有几大部分组成1】定义综合环境中命名规则(分别对net cell port 命名)define_name_rules verilog –casesensitivedefine_name_rules verilog –type net –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 N ”\-replacement_char “_” \-prefix “n”define_name_rules verilog –type cell –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “u”define_name_rules verilog –type port –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “p”2】综合环境的建立指明库所在的位置Search_path = { lib_syn/db }指定综合所需目标库一般选用最恶劣情况worst 库作目标库target_library = { slow.db}创建链接库,链接库中包括了一些已经做好的设计和子模块，又包括了当前设计的目标库是设计实例化时所用的库文件link_library = { “ * ” , slow.db } + synthetic_library在上述的环境建立所需的各类库中，一般有生产商提供目标库，库中的各类cell用于逻辑映射，链接库则包括了目标库，还包括其他一些以前设计实例基本单元，我们门级网表实例化元件和单元都来自于它。
数字ic后端的基础概念
数字ic后端的基础概念数字集成电路（IC）后端设计涉及到电子芯片的制造和验证阶段，包括物理设计、布局、验证、封装和测试等方面。
以下是数字IC后端设计的一些基础概念：1. 物理设计：物理设计是指将逻辑设计转换为实际的物理结构，包括电路布局和布线。
这一阶段包括：•综合：将高级综合（HLS）或逻辑综合的输出转换为门级电路。
•布局：安排电路元素的物理位置，以满足性能、功耗和面积等要求。
•布线：建立电路中的互连路径，以确保信号能够正确传输。
2. 时序分析：时序分析用于评估电路中信号传输的时序特性，确保电路在规定的时钟频率下正常运行。
3. 功耗分析：对芯片的功耗进行估算和优化，以确保在预定的功耗范围内运行。
4. 静态时序分析（STA）： STA 用于分析电路的时序特性，确保信号在规定的时间限制内到达目的地。
5. 时钟树合成：时钟树合成是设计时钟系统的一部分，确保时钟信号在整个芯片上均匀分布，以减小时钟信号的延迟差异。
6. 物理验证：确保物理设计满足设计规范和约束，包括设计规则检查（DRC）和佈线规则检查（LVS）。
7. 封装和测试：完成物理设计后，芯片被封装成集成电路封装，并进行测试以确保质量和性能。
8. 设计规则：设计规则是在物理设计阶段需要满足的约束，通常由制造厂商提供。
这些规则涉及到最小尺寸、最小间距等。
9. 电磁兼容性（EMC）： EMC 是考虑电磁场相互影响，防止电磁干扰的重要概念。
10. 设计闭环：后端设计通常需要与前端设计进行密切合作，确保物理设计满足逻辑设计的要求。
这些是数字IC后端设计中的一些基础概念，实际的后端设计流程可能会更加复杂，具体取决于芯片的复杂性和应用领域。
数字后端设计知识点
数字后端设计知识点数字后端设计是指用于处理数字信号的电子系统的设计。
这些系统可以是用于通信、计算、图像处理等领域的硬件或软件系统。
数字后端设计是数字系统设计的重要组成部分，它涉及到多个技术领域和知识点。
本文将介绍数字后端设计的一些主要知识点。
一、数字信号处理数字信号处理是数字后端设计的核心内容之一。
它涉及到对数字信号进行采样、量化、编码、滤波和解调等一系列处理步骤。
在数字信号处理中，需要使用一些数学方法和算法来实现信号的处理和分析。
常见的数字信号处理算法包括快速傅里叶变换、数字滤波器设计、自适应滤波等。
二、数字系统设计数字系统设计是数字后端设计的另一个关键知识点。
它涉及到使用数字逻辑门、触发器、寄存器等组件来设计和构建数字系统。
数字系统设计需要考虑系统的功能需求、性能要求和资源限制，并应用相应的设计方法和工具进行系统综合、优化和验证。
常用的数字系统设计方法包括VHDL、Verilog等硬件描述语言的使用。
三、片上系统设计片上系统设计是数字后端设计中的一个重要技术领域。
它指的是将整个数字系统或数字信号处理功能集成在一个芯片上。
片上系统设计需要考虑电路的功耗、面积和性能等因素，并进行电路和物理布局的优化。
常见的片上系统设计技术包括可编程逻辑器件（FPGA）的设计、应用特定集成电路（ASIC）的设计等。
四、时序设计与时钟管理时序设计是数字后端设计中的一个重要环节。
它指的是在数字系统中对信号传输的时间和顺序进行控制和管理。
时序设计包括时钟的生成、分配和同步等。
时钟管理是保证数字系统时序性能的关键。
在时序设计中，需要考虑时钟频率、时钟延迟和时钟抖动等因素，并应用相应的时序设计技术来满足设计要求。
五、功耗优化与集成电源设计功耗优化是数字后端设计中的一个重要问题。
在数字系统设计中，电路和系统的功耗是需要考虑和优化的因素之一。
功耗优化方法包括电源管理、低功耗设计和节能算法等。
集成电源设计是为数字系统提供电源电压和电流的设计。
高等数字集成电路设计-I2C总线控制器后端设计
⾼等数字集成电路设计-I2C总线控制器后端设计《⾼等数字集成电路设计》I2C总线控制器电路设计姓名学号：指导⽼师：时间：⽬录⼀、实验⽬的与设计内容 (2)1.设计⽬的 (2)2.设计描述 (2)3.设计内容 (2)⼆、实验步骤及分析 (3)1.前端设计 (3)设计输⼊ (3)2.DC综合 (3)3.Pre-STA (7)4.⾃动布局布线（P&R） (8)1. 设计输⼊ (8)2. 平⾯布局（Floorplan） (10)3. Add Rings和Add Stripes (10)4. 连接全局⽹络(connect global nets) (11)5.布线和放置标准单元库 (12)6．预插时钟树(Pre-CTS) (12)7．创建时钟树和⽣成相应的⽂件 (13)8.Post-CTS (14)9.最终布局布线(nanoRoute) (15)10.Add filler (16)11.导出相关⽂件，并导⼊cadence软件 (16)三、实验总结 (18)附录：DC综合脚本： (19)I2C总线控制器电路设计⼀、实验⽬的与设计内容1.设计⽬的通过实验掌握数字电路前端和后端设计的流程，能够解决电路中的设计时出现的时序问题和版图布局问题，进⾏优化，达到设计时序和版图的要求。
2.设计描述系统初始化时,由指令控制CPU送出相关的数据,经APB接⼝,送到I2C 控制器核的寄存器内。
通过初始化这些寄存器,可以实现I2c总线的master模式控制3.设计内容1、准备verilog代码。
2、进⾏逻辑综合(DC)。
使⽤Design Compiler综合⼯具，根据给定的设计指标进⾏逻辑综合并进⾏优化，直到满⾜要求。
3、进⾏静态时序分析(STA)。
使⽤PrimeTime进⾏静态时序分析，分别对建⽴时间和保持时间进⾏分析优化，直到满⾜要求。
4、时序仿真。
使⽤Modelsim进⾏时序仿真，时序约束⽂件为PT输出的.sdf⽂件，验证时序仿真是否正确。
数字集成电路后端设计简历模板
数字集成电路后端设计简历模板随着数字电子产品的不断发展，数字集成电路后端设计工程师成为了电子行业中不可或缺的重要角色。
作为数字集成电路后端设计工程师，必须具备扎实的电子学和数字电路知识，熟练掌握EDA工具，具备良好的团队合作和沟通能力，能够针对项目需求进行电路设计和验证，为电子产品的研发提供技术支持。
下面是一个数字集成电路后端设计工程师的简历模板，希望能够为求职者提供参考。
一、个人信息尊称：XXX性别：男/女学历：本科/硕士/博士专业：电子信息工程/集成电路设计与集成系统毕业院校：XXX大学通信方式：手机/电流信箱二、教育背景1. 本科/硕士/博士就读学校：XXX大学2. 主修专业：电子信息工程/集成电路设计与集成系统3. 获得学位：本科学士/硕士研究生/博士研究生4. 在校经历：获得过国家奖学金/获得过优秀毕业生称号/担任过学生会干部三、项目经历1. 项目名称：数字集成电路后端设计项目描述：负责XXX芯片的后端设计与验证工作工作内容：使用EDA工具完成电路原理图绘制和版图设计，进行时序分析和功耗优化，参与验证测试和故障分析取得成果：成功实现XXX芯片的设计与验证，并投入生产使用2. 项目名称：数字信号处理芯片设计项目描述：参与XXX系列数字信号处理芯片的设计与优化工作内容：参与电路架构设计和功能模块拓展，完成时序闭环和时钟树设计，协助仿真验证和性能评估取得成果：提高了XXX系列芯片的性能和稳定性，获得了公司的技术创新奖四、技能专长1. 扎实掌握数字电路原理和逻辑设计基础知识2. 熟练使用Verilog/VHDL等HDL语言进行电路的RTL描述和综合3. 精通EDA工具，如Cadence/Mentor/Synopsys等，熟练使用Design Compiler等工具进行综合和布局布线4. 熟悉时序分析，功耗优化和故障分析等后端设计相关技术5. 具备良好的团队协作和沟通能力，能够与项目组成员高效配合，完成项目任务五、实习经历1. 公司名称：XXX科技有限公司实习岗位：数字集成电路后端设计工程师实习描述：参与XXX系列芯片的后端设计与验证工作，完成时序分析和布局布线优化实习成果：成功独立完成了一个芯片的布局设计，并取得了良好的性能指标2. 公司名称：XXX集成电路设计研究所实习岗位：数字电路设计工程师实习描述：参与数字信号处理芯片的电路设计和验证工作，完成功能模块的逻辑设计和仿真验证实习成果：熟练掌握了数字电路设计流程，为后续工作打下了坚实的基础六、获奖情况1. 获得XXX大学优秀毕业生称号2. 获得XXX科技有限公司年度优秀员工奖3. 获得XXX大学“三好学生”称号4. 参与完成XXX项目，获得公司技术创新奖七、自我评价本人作为一名数字集成电路后端设计工程师，具备扎实的数字电路和EDA工具应用能力，有丰富的项目经验和团队合作经历。
数字电路后端设计_逻辑综合
set_min_library sram_slow.db
–min_vision sram_fast.db
17
set_wire_load_model命令为DC提供估计的线负载信息，反过来DC使用线 载信息把连线延迟建模为负载的函数，Synopsys工艺库里提供了多种线载模 型，每个模型代表一个特定大小的模块。设计人员需要准确地选择线载模型 。设置线载模型命令如下： set_wire_load_model –name smic18_wl10 –library slow set_wire_load_mode定义了三种同建模线负载模型相关的模式，分别是top ，segmented和enclosed，如下图所示：
22
定义时钟 create_colck –period 10 [get_port clk] 对于时钟（除了虚拟时钟）的定义来说，时钟周期和时钟源（port或pin）是 必不可少的，还可以定义时钟的占空比，时钟名等。定义虚拟时钟时，不必 定义时钟源。 设定时钟的uncertainty、latency和transition，其中uncertainty是用来模拟 时钟的skew和jetter，latency设定时钟的延迟，transition设定时钟的转换 时间。通过这些设定让时钟更加接近实际情况，更有利于综合的准确性，但 过分约束会使得综合起来比较困难。
set_operating_conditions -max slow -max_library slow \ -min fast -min_library fast
可以用set_min_library指定best和worst两种库，在设计中所用到的库都可 以指定。如: # 为综合用的sram库指定最佳情况可最坏情况
逻辑综合
数字后端工程师岗位职责
数字后端工程师岗位职责在当今的科技时代，数字后端工程师已经成为IT行业中的重要一环。
他们负责将复杂的设计转化为实际的硬件，是连接前端设计和后端实现的关键纽带。
本文将详细阐述数字后端工程师的岗位职责，以帮助大家更深入了解这一职业。
1、硬件设计数字后端工程师的首要职责是进行硬件设计。
这包括对数字电路、逻辑电路、时序电路等的设计和优化。
他们需要根据前端设计的需求，利用硬件描述语言（如VHDL或Verilog）编写设计文档，并使用EDA 工具进行逻辑综合和布局布线。
2、硬件仿真与验证在完成硬件设计后，数字后端工程师需要进行仿真与验证。
他们使用仿真工具对设计进行功能和时序验证，确保设计的正确性。
此外，他们还需要进行可测试性分析，制定测试计划，并协助硬件测试工程师完成硬件测试工作。
3、硬件优化与调整根据仿真与验证的结果，数字后端工程师需要对硬件设计进行优化与调整。
这可能涉及到对逻辑电路的重新设计、对时序的调整以及对功耗的优化等。
他们致力于提高硬件的性能、可靠性和稳定性。
4、与前端工程师协作数字后端工程师需要与前端工程师密切协作，确保设计的有效性和一致性。
他们需要理解前端设计的意图，并将这些意图转化为实际的硬件设计。
同时，他们还需要将硬件设计的反馈提供给前端工程师，以便进行进一步的优化。
5、文档编写与维护数字后端工程师还需要编写和维护技术文档，包括设计文档、测试报告、操作手册等。
这些文档对于产品的维护和升级至关重要。
他们需要确保文档的准确性和完整性，以便团队成员能够理解和使用硬件设计。
6、技术研究与发展随着科技的不断进步，数字后端工程师需要最新的技术动态，进行技术研究与发展。
他们需要了解新的设计方法、新的EDA工具以及新的工艺技术，并将其应用到实际工作中。
这有助于提高团队的技术水平，推动产品的创新和发展。
总结：数字后端工程师是IT行业中的重要角色，他们负责将复杂的设计转化为实际的硬件，是连接前后端的关键纽带。
数字IC后端设计流程
ASIC/SoC后端设计作业流程剖析关键词place route DSM megacell clock_tree STA OPT ECO引言众所周知,ASIC产品是从用硬件描述语言(verilog HDL,VHDL)开始进行数字逻辑电路设计的,经过相关的仿真、综合出门级网表、验证直至完成电路布局布线并优化,最终经流片成功形成的芯片产品。
随着中国经济的持续稳定地增长,国内生产厂家对IC需求增长势头强劲与自身设计IC能力薄弱的突出矛盾已经被国家和企业认识。
为了缓解这一矛盾并更多地实现IC自主设计,近两年国内陆续出现了一些著名的传统通信系统厂商设立的IC设计队伍,以及归国留学人员领头创办的创业型IC设计公司,他们大多数有相当强的前端设计能力,但在IC后端设计领域的实践经验还较欠缺。
在完成前端逻辑设计综合出门级网表后,真正能做好后端设计的公司还不多,有的则通过委托设计服务的方式完成后端布局布线及流片。
本文作者有多年从事覆盖前后端IC设计全流程并有每年几次成功流片数百万门级深亚微米SoC 的经验,并担任IC设计的项目管理工作,对国外大公司的设计流程十分熟悉,并愿意就积累的经验与国内同行分享交流,以利于国内IC设计水平的提高。
本文着重介绍国内设计公司薄弱的后端设计,介绍其流程并对在设计过程中的关键步骤进行一些讨论。
传统的后端设计流程指的是从门级网表(gate level netlist)开始的，根据设计要求的不同,后端流程可以分为扁平流程(flat flow)和层次化流程(hierarchy flow)两种，在深亚微米DSM(deep sub-micron)领域，又增加了布局加逻辑合成的前后端合二为一的扁平流程(flat flow)和分层流程(hierarchy flow)。
我们首先介绍传统的两种后端流程。
前后端合一的流程将作为另一个专题在以后讨论。
一、扁平流程(Flat flow)介绍最简单的后端设计是扁平(flat)流程，一般四百万门以下的设计均可使用这一流程。
数字集成电路后端课设
数字集成电路后端课程设计通常涉及以下步骤：1.需求分析和规格制定：首先，需要明确数字集成电路的设计需求，包括功能、性能、功耗等方面的要求。
然后，根据需求制定详细的规格书，明确设计的具体要求和约束条件。
2.逻辑设计：根据规格书的要求，使用硬件描述语言（如Verilog或VHDL）进行逻辑设计。
这一步包括设计算法、状态机等逻辑功能，并编写相应的代码。
3.仿真验证：完成逻辑设计后，需要进行仿真验证，以确保设计的正确性和可靠性。
这一步可以使用仿真软件（如ModelSim）进行模拟测试，检查设计的各个功能是否符合要求。
4.综合和优化：将仿真验证通过的逻辑设计进行综合，生成网表文件。
综合过程中需要考虑工艺、时序、功耗等方面的约束条件，优化设计的性能。
这一步可以使用综合工具（如Synopsys或Cadence）进行自动化处理。
5.布图和布局布线：根据综合优化的结果，进行数字集成电路的布图和布局布线。
这一步需要考虑芯片的物理结构和工艺要求，合理安排各个逻辑单元的位置和连接关系，以确保设计的可制造性和可靠性。
可以使用布局布线工具（如Cadence或Mentor Graphics）进行自动化处理。
6.验证和测试：完成布图和布局布线后，需要进行验证和测试，以确保数字集成电路的功能和性能符合要求。
这一步可以使用测试工具（如ATE）进行自动化测试，检查设计的各个方面是否符合规格书的要求。
7.文档编写和报告提交：最后，需要编写数字集成电路后端课程设计的文档，包括设计规格书、逻辑设计代码、仿真测试报告、综合优化报告、布图布局布线报告等。
这些文档将作为课程设计和评估的重要依据。
总之，数字集成电路后端课程设计是一个涉及多个步骤和工具的综合过程，需要学生具备扎实的数字电路基础、逻辑设计能力、仿真测试能力、综合优化能力、布图布局布线能力等方面的知识和技能。
数字IC后端设计实现流程之initialdesign
数字IC后端设计实现流程之initialdesign1.好了，下面直接进入今天的主题。
前端提供的文件•门级网表(Gate Level Netlist)数字前端工程师或者是R2N的同事在release 东西给后端工程师做PR时，一定会release 一个门级网表，这个netlist是基于RTL或者gtech文件进行逻辑综合后产生的一个门级网表。
这个网表包含了当前block的所有sub-module，通过hierarchy的调用方式，最后有个顶层的设计，这个顶层名字就是我们所说的设计module名字。
另外还有指出了block有哪些输入端口，输出端口，block中用到了标准单元库中的那些cell。
•时序约束文件（Timing Constraint）时序约束文件在整个数字IC设计过程的作用是一样的。
它都是guide 工具基于某个特定的目标去做逻辑和时序的优化。
一个时序约束文件都需要含有以下几个部分：Crete_clock –name CLK -period 10 [get_ports clk]Set_clock_uncertainty -setup 0.1 [all_clocks]Set_max_transition –max 0.2 [current_design]Set_max_transition 0.1 -clock CLKSet load 50 [all_outputs]Set_max_fanout 40 [current_design]Set_dont_touch $cellsSet_input_delay –clock -max [get_ports **]Set_input_delay –clock -min [get_ports **]Set_output_delay -clock -max [get_ports **]Set_output_delay -clock –min [get_ports **]Set_multicycle_path 3 -setup -end -from ***Set_multicycle_path 2 -hold -end -from ***Set_false_path -from ** -to **Set_clock_group –async -name ic-backend -group {A B} -group {C D}•Memory的lef文件前端工程师在compiler 对应memory的时候会产生对应的一些文件，比如LEF，DB和GDS文件等。
数字后端版图设计
数字后端设计流程-9 布线
第二步 布线通道分配
在global route 时已经将信号线分配到每个GRC，而track assignment旳 功能就是将这些信号线在分配到每个track上，决定每条线要走旳途径。 Track assignment是以整个芯片为处理单位来作规划，尽量绕出又长又 直且via数目至少旳绕线。
Formal Verification (ECO Netlist vs
CT Inserted Netlist)
Post-layout STA
Power check
Timing OK? Yes
Tape Out
DC MODELSIM MBISTARCHITECT FORMALITY
PT
Astro AstroRail FORMALITY
数字后端设计流程-5 布局
一般来说cell面积旳拥有率控制在70%左右， 布线旳时候不会引起拥塞。
数字后端设计流程-5 时钟树和复位树综合
时钟树综合旳目旳： 低skew 低clock latency
数字后端设计流程-5 时钟树和复位树综合
芯片中旳时钟网络要驱动电路中全部旳时序单元，所以 时钟源端门单元带载诸多，其负载延时很大而且不平衡， 需要插入缓冲器减小负载和平衡延时。时钟网络及其上 旳缓冲器构成了时钟树。一般要反复几次才能够做出一 种比较理想旳时钟树。
布线工具会自动进行布线拥塞消除、优化时序、减 小耦合效应、消除串扰、降低功耗、确保信号完整性等 问题。
数字芯片后端设计笔试题
数字芯片后端设计笔试题一、数字芯片后端设计概述数字芯片后端设计是指在数字集成电路设计中，将前端设计完成的逻辑功能转化为实际电路的过程。
后端设计涉及到电路的物理实现、布局规划、时序分析、功耗优化等多个方面。
其目的是实现高性能、低功耗的数字芯片。
二、数字芯片后端设计流程1.逻辑综合：将高级硬件描述语言（如Verilog、VHDL等）编写的逻辑功能转换为门级或网表级描述。
2.物理规划：根据逻辑综合的结果，对电路中的各个模块进行物理布局和规划，满足电路性能和面积要求。
3.布图：将物理规划的结果进行细化，完成各个模块的布线和互联。
4.时序分析：验证电路的时序性能，确保各个逻辑模块之间传输数据的正确性和稳定性。
5.功耗分析与优化：评估电路的功耗，采用相应的技术手段降低功耗，提高芯片的能源利用率。
6.物理验证：验证电路的物理实现是否符合设计要求，包括布局、布线、时序、功耗等方面。
7.前仿真和后仿真：在设计过程中进行多次仿真，确保电路的逻辑功能和性能满足要求。
8.文件输出：生成用于制造芯片的文件，如GDSII、OASIS等。
三、关键技术及其应用1.物理规划技术：如时钟树合成、电源树规划、模块布局规划等。
2.布图技术：如单元库选择、布线算法、互联技术等。
3.时序分析技术：如静态时序分析、动态时序分析、功耗分析等。
4.功耗优化技术：如低功耗设计、电源闸门设计、多电压设计等。
5.EDA工具：如Cadence、Mentor Graphics等公司的后端设计工具。
四、发展趋势与展望1.纳米级工艺技术：随着制程技术的不断发展，数字芯片后端设计需要应对更多复杂的工艺挑战，如线宽、短沟道效应等。
2.高性能计算：在后端设计中应用高性能计算技术，提高设计效率和准确性。
3.人工智能与机器学习：引入人工智能和机器学习技术，实现自动化的电路设计和优化。
4.封装与三维集成：发展趋势向封装和三维集成技术发展，以满足更高性能、更低功耗的需求。
如何评价数字后端设计中floorplan的好坏？
如何评价数字后端设计中floorplan的好坏？图1 双核cpu的floorplan众所周知，数字IC后端实现中，floorplan是至关重要的，它就像搭积木一样，布局设计中的各个ip,memory和io的摆放。
图1左侧为一个cpu的floorplan和模块的逻辑分布图。
如果摆放的不好，一方面是时序timing可能满足不了需求，就是我们常说的timing violations。
另外一方面，摆放的不合理，也会影响面积。
当然，很多后端工程师对美观还是有要求的，摆放的很难看，自己看着也很难受。
好了，下面进入正题。
小编简单总结了评价floorplan好坏的四点标准，分别如下：01各个模块cell的分布符合data flow以图2中双核cpu为例，其中两个cpu 是复用的。
我们拿cpu来说，假设将Dside相关的memory拆开分别摆放在两个不同的位置(部分memory摆放在Iside相关memory处)，place后Dside模块的分布就会比较散，从而会导致Dside模块的timing出现violations。
因此，在cpu中memory的摆放特别重要，直接影响芯片的performance。
图2 cpu逻辑分布图02congestion map 和cell density适度place后通过GUI的congestion map来查看工具预估的overflow是否在可绕线范围。
具体多少数值，不同工艺，不同design 情况都不太一样，需要自己积累项目经验(case by case)。
同时，通过cell desity分布图我们也可以预估某些地方是否可能出现density过高导致绕线或者timing等方面的风险;如果你的cell desity很低，congestion map也特别好，显然也是不恰当的，因为明显浪费芯片面积。
图3 cell density查看图03routing drc相对clean如果你的一个floorplan满足前面几点条件，但是route后发现实际绕线存在很多的routing drc(short, double pattern drc,diff net space等)。
机器学习辅助数字集成电路后端设计方法
机器学习辅助数字集成电路后端设计方法
林亦波;高笑涵;陈廷欢;余备
【期刊名称】《微纳电子与智能制造》
【年(卷),期】2021(3)2
【摘要】数字集成电路后端设计是连接电路逻辑设计和制造的桥梁,需要同时考虑来自上层设计和下层制造工艺的约束。
随着集成电路设计复杂度不断增加,工艺节点不断演进,后端设计自动化也面临越来越多来自建模和优化的挑战。
为了应对这些挑战,机器学习技术被引入到后端设计自动化流程当中,为复杂建模提供了高效精准的方案,也为求解优化问题带来了新思路。
介绍了数字后端设计自动化的典型流程,机器学习在数字后端设计的主要作用,以及当前研究对机器学习辅助数字后端设计的一些重要探索。
【总页数】10页(P11-20)
【作者】林亦波;高笑涵;陈廷欢;余备
【作者单位】北京大学集成电路学院;香港中文大学计算机工程系
【正文语种】中文
【中图分类】TN40;TP181
【相关文献】
1.基于Bmob后端云的高校教学辅助系统设计与实现
2.一种为辅助诊断筛选机器学习模型的方法
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dbSetGlobalPowerNet "VDD“ dbSetGlobalGroundNet "VSS“ （定义电源环和地环端口，包括VDD,VSS,AVDD,AVSS,DVDD,DVSS）
数字后端有哪些步骤？
1 Setup
auVerilogToCellsetFormField “Verilog To Cell” “Library Name“ $libname
atTimingSetup
（设置时序的要求 由于没有做时钟树插入，仍用理想时钟 ideal clock 优化的方案 寄生参数 单元延迟和线网延迟模型 串扰模型）
数字后端有哪些步骤？
3 Timing 3 执行结束后版图的效果？
只设置了 参数，对 cell的布局 没有影响
ቤተ መጻሕፍቲ ባይዱ 数字后端有哪些步骤？
4 Place 1 这一步主要做什么？
（定义cell中的三组全局电源/地）
axgLoadTDF（加载tdf文件，自己定义，指导pad摆放） astMarkHierAsPreserved（保留层次化信息）
数字后端有哪些步骤？
1 Setup 3 执行结束后版图的效果？
由于只进行了系统的设置， 加载一些文件，setup后在 单元中只能看到一个模拟 的marco
数字后端设计
Reporter: Zizhu.Feng: Date: 2013.06.08
• 三 数 字 和 模 拟 电 路 怎 样 连 接 ？
• 二 数 字 后 端 有 哪 些 步 骤 ？
• 一 什 么 是 数 字 后 端 ？
三 个 问 题
什么是数字后端？
编写 HDL 代码 布局规划
功能仿真 布局
（建库存放单元的数据，导入网表文件，建立版图单元，加载一个.tf文件定义布线的规则）
formButton "Verilog To Cell" "refLibOptions“ ($ana_reflib $io_reflib) （加入三个参考库） formButton "Verilog To Cell" "globalNetOptions“
圈工地 建筑材料 图纸
数字后端有哪些步骤？
1 Setup 2 主要命令有什么？
source ./scripts/define.tcl
（调用define文件 ，文件中定义了库、单元、金属层以及一些路径的名称 例如：set netlist “../out/compile1_da_top.v“ 以后再使用这个路径的时候可以用 $netlist 来代替）
前端
逻辑综合 时钟树插入
形式验证 布线
后端
静态时序分析
静态时序分析
数据导出
怎样设计一个1位全加器？
怎样设计一个1位全加器？
前端
编写 HDL 代码
功能仿真
逻辑综合
Modelsim
DC
形式验证 formality
静态时序分析 pt
什么是数字后端？
门级的符号
后端
工艺库参数
Astro
版图设计
gds File
在核中放置标准单元
开始盖房子 在楼道里铺电网 给每个房间供电
数字后端有哪些步骤？
4 Place 2 主要命令有什么？
axgAddBlockage
（给模拟marco加blockage，不放标准单元）
astPlaceOptions
（place之前的一些基本设置，优化方式 congestion: 考虑线路拥堵 timing:满足时序）
2 Floorplan 3 执行结束后版图的效果？
看到标准单元了 吗？
数字后端有哪些步骤？
3 Timing
为设计添加时序约束
建筑国标 供水管道的设计优化措施
数字后端有哪些步骤？
3 Timing 2 主要命令有什么？
ataLoadSDC
（加载sdc文件 由DC生成 提供布局布线指导 如：时钟的要求）
axgDisplayPLCongestionMap
（做布线拥堵情况的评估）
数字后端有哪些步骤？
4 Place 3 执行结束后版图的效果？
数字后端有哪些步骤？
2 Floorplan
dbSetCellInstPlacement [geGetEditCell] "ana_u1" "0" "no" "lr" "2200 420“
（在核中放入模拟的marco lr 右下角为坐标零点）
axgCreateRectangularRings
（布模拟电源/地环）
axgCreateRectangularRings
（布核的电源环和地环 横纵两层不同金属、设定宽度 Offset absolute 指电源对核偏移）
axgCreateStraps
（给电路中单元提供稳定电源 Marco截断）
aprPGConnect
（建立标准单元与电源/地间的物理连接 非实际连接 每次修改电路要做一次物理连接）
aprPGConnect axgAddRouteGuide
（指导工具布线的范围 共两次 不要在marco内布线 不要在第六层金属布线 手动画）
axgPrerouteInstances
（连接电源/地环到pad pin到电源/地环）
axgVeriPGConn
（检查电源/地引脚的连接 报告）
数字后端有哪些步骤？
布局规划
布局
时钟树插入
布线
静态时序分析
数据导出
数字后端有哪些步骤？
启动
Astro
使用图形界面的 菜单进行设置
两种操作方法
在下方选择TCL 模式执行脚本
Linux
Open in terminal
Astro&
数字后端有哪些步骤？
1 Setup 1 这一步主要做什么？
准备工作：
建立一个标准单元库 准备数据文件 系统设置
astPrePS
（做preplace ）
aprPGConnect axgPrerouteStandardCells
（创建核中为数字标准单元供电的电源/地线）
astAutoPlace（place分三步
preplace inplace postplace postplace 分 post place 和 post CTS post CTS在CTS一步做）
数字后端有哪些步骤？
2 Floorplan 1 这一步主要做什么？
正式布局前执行底盘的规划
划定建筑面积 铺设外围供电网络
数字后端有哪些步骤？
2 Floorplan 2 主要命令有什么？
axgPlanner
（选择核的尺寸、标准单元的排列方式）
axgAddPadFiller
（Pad之间的填充物，形成Pad供电回路）