版图设计规则

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ch1-3版图设计规则

ch1-3版图设计规则主讲：赵琳娜加工过程中的非理想因素–制版光刻的分辨率问题–多层版的套准问题–表面不平整问题–流水中的扩散和刻蚀问题–梯度效应解决办法–厂家提供的设计规则(topologicaldeignrule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循；设计规则制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。

设计者的设计准则(‘rule’forperformance)，用以提高电路的某些性能，如匹配，抗干扰，速度等；什么是版图设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。

常用的有两种方法可以用来描述设计规则：微米(micron)规则：以微米为分辨单位；λ(lambda)规则：以特征尺寸为基准。

通常以特征尺寸的一半为单位。

如：特征尺寸L为1um时，λ为0.5um。

设计规则具体内容主要包括各层的最小宽度、层与层之间的最小间距和最小交叠等。

版图设计规则-设计规则CSMC0.5umDoublePolyTripleMetalMi某edSignalTechnologyTopologicalDeignRuleProceinformationProceName:6S05DPTM(T)—SD某某某某(haveP-plugphotolayer)6S05DPTM(T)—AD某某某某(nothaveP-plugphotolayer) Technology:0.5umNumberofPolyLayer:2NumberofMetalLayer:3 ProceDecription:Generic0.5umSiGateCMOSTwinWellDoublePolyTripleMetalMi某edSignalProcePolyGateType:PolycideGate(Poly1)VoltageType:3~5V2Poly1eeN+P+fbbgcgdab34金属层1ac注意：1.M1的电流密度1.5mA/um2.M2/M3的电流密度0.8mA/um3.金属覆盖率在30%~50%4.最小孤立金属面积1.1um某1.1um5接触问题这里的接触是指版图中图层与图层的联接。

版图设计规则

版图几何设计规则
版图几何设计规则
版图几何设计规则可看作是对光刻掩模版制备要求. 一般来讲,设计规则反映了性能和成品率之间可能的最好的折衷.规则越保守,能工作的电路就越多(即成品率越高);然而,规则越富有进取性,则电路性能改进的可能性也越大,这种改进可能是以牺牲成品率为代价的.
版图几何设计规则
(1)微米规则 (2)λ规则
版图几何设计规则
大部分设计规则都可以归纳入以下描述的四种规则之一. (1)最小宽度 (2)最小间距 (3)最小包围 (4)最小延伸
版图几何设计规则
设计规则(硅栅)举例:
0.6um 2p2m CMOS
0.6um 2p2m
版图几何设计规则-N阱
定义了P沟道器件的N阱尺寸,N型杂志注入该区域形成N-well. N-well宽度 3.0 不同电势的N-well之间的距离-4.8 N-well中用于接触的N+与阱边沿的距离-0.4 N-well距阱外的N+的距离-4.0 N-well距阱外的P+的距离-0.4 N-well距阱内的P+的距离-1.8 距划线槽的距离8.0
版图几何设计规则-接触孔
0.6
0.6
0.4
0.6
0.7
0.4
0.6
0.4
版图几何设计规则
编号 1 2 描述金属宽度金属间距尺寸 0.9 0.8 防止铝条接触保证良好导电性
版图几何设计规则-金属1
metal1宽度:0.9 Metal1之间的距离:0.8 Metal1距接触孔的距离:0.3
版图几何设计规则-多晶硅
PMOS
NMOS
0.6
0.6
0.6
0.75
0.5

版图设计规则及验证汇总

SiO2
N- Si 阱
P-S i Sub
光刻3：硅栅光刻

3#版为多晶光刻掩膜。用于制作多晶硅栅极以及形成电路结构的多晶硅的连线和电阻。这一步是在新生长的栅氧化层上先用CVD法沉淀多晶硅,用该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划根据已知的模块数量和线网连接表来估算芯片面积，其中模块大约占用一半，另一半用来作为布线通道。
二、版图设计过程
（三）布局布局是指如何把各个模块合理地排布在芯片上，怎样确定每个模块的最佳位置，以使占用芯片面积为最小且布线结果又最好。
二、版图设计过程

二、版图设计过程

版图设计主要包括模块设计、芯片规划、布局、布线等，是一个组合规划和巧拼图形的工作。在一个规则形伏（一般为长方形）平面区域内不重叠地布局多个模块（亦称部件），在各模块之间按电路连接信息的要求逐行布线。版图设计是从逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计芯片设计中最小的单位是元件，设计过程从元件，门，基本单元，宏单元，芯片，从小到大进行。基本单元和宏单元可视为模块。模块设计是最基本的环节。

光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻

6#版为接触孔掩膜。用来确定欧姆接触的大小和位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻

7#版为金属图形(电极和连线)掩膜。用于确定集成元器件电极引出和互连布线的位置和形状。在上一版接触孔光刻之后,硅片表面用CVD法淀积上一层金属膜,用该版留下所要的金属膜,实现金属层欧姆引出和互连。

版图规则

（3）场屏蔽作用：每个block 外围一层金属，使每单元模块同电势而且模块之间不相互影响。
3、衬底可靠电位的连接
（1）尽量把衬底与电源的接触孔的位置和该位置管子的衬底注入极的距离缩小，距离越近越好，因为这种距离的大小衬底电位偏差影响非常大。
（2）把衬底接触孔的位置增多，尽量多打孔，保证衬底与电源的接触电阻较小。
解决方案：
（1）
插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
（2）把低层金属导线连接到扩散区来避免损害。
3、芯片金属线存在寄生电阻和寄生电容效应
寄生电阻会使电压产生漂移，导致额外的噪声的产生寄生电容耦合会使信号之间互相干扰
1、衬底噪声产生原因
源漏衬底pn结正向导通，或者电源连接节点引入的串扰，使得衬底电位会产生抖动偏差。
2、解决方法：
（1）对于轻掺杂的衬底要用保护环把敏感电路包围起来
（2）把gnd和衬底在片内连在一起，然后由一条线连到片外的全局地线使得gnd 和衬底的跳动一致，也可以消除衬底噪声。
两临近信号线上的信号相互影响成为串扰，较少crosstalk方法：采用差分结构把crosstalk 化为公模扰动。
对敏感信号进行保护：把敏感信号屏蔽起来将敏感电路部分与易产生噪声的地方间距增大。
4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二电路设计中对版图有特殊要求的地方
3、保护环要起到有效的作用就应该使保护环宽度较宽，电阻较低而且用深扩散材料。

版图设计

1．微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。
2．λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。
2. 设计规则
设计规则分类
最小宽度
最小间距拓扑设计规则（绝对值）
最短露头
离周边最短距离
λ设计规则（相对值）
最小宽度w=mλ 最小间距s=nλ 最短露头t=lλ 离周边最短距离d=hλ
2. 设计规则违背设计规则带来的误差（3）
符合设计规则
不符合设计规则有源区接触不良
2. 设计规则违背设计规则带来的误差（4）
接触孔下不得有多晶或有源区边缘
3. 基本工艺层版图
N阱
3. 基本工艺层版图
有源区
用于制作nFET和pFET 有源区（Active）被场氧（FOX）所隔开
3. 基本工艺层版图
尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等
1. 版图设计入门版图设计的目标
设计目标：
满足电路功能、性能指标、质量要求尽可能节省面积，以提高集成度，降低成本尽可能缩短连线，以减少复杂度，缩短延时、
改善可靠性
1. 版图设计入门 EDA工具的作用
有源区上多晶硅层（晶体管的栅极）的宽度通常取最小宽度。
2. 设计规则
CMOS反相器版图设计
确定晶体管最小尺寸的设计规则
2. 设计规则
CMOS反相器版图设计
P型MOS管必须放在n阱区。
PMOS的有源区、n阱和n＋区的最小重叠区决定 n阱的最小尺寸。
n＋有源区同n阱间的最小间距决定了nMOS管和 pMOS管间的距离。
掩膜版图的最后一步是在金属中形成输出节点 VDD和GND接触孔间的局部互连。

第二讲集成电路版图设计规则

- 1.5mA 最大电流密度
/um
-
- 禁止并行金属线90度拐角，用135
度拐角代替
a
c.2
b
c.1 c.2
设计规则 via
定义为两层金属之间的连接孔
符号尺寸
含义
12.a .7*.7 过孔最小面积
12.b 0.8 过孔间距
12.d~f - 接触孔、poly-poly电容和栅上不能打过孔
12.g 0.4 金属1对过孔的最小覆盖
6.d 6.e 6.f 6.g
尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -
含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距做关键电容时的间距电容底板对顶板的最小覆盖电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？
引言
一个版图的例子：
习）
VDD
15k
OUT IN 80/0.8
又试问NMOS晶体管的漏极面积和周长是多少？
设计规则的运用
• TASK3：设计一个简单开关电容电路（练习）
f1 IN
30/0.6 X
f2 OUT
60/0.6 2pF 6/0.6 12/0.6
又试问X点的寄生电容如何计算？

第二讲集成电路版图设计规则

（第二讲）一. 集成电路设计基础1.4 版图设计规则 Design Rule李福乐清华大学微电子所上一讲主要内容• 课程介绍 • 集成电路设计背景知识 • 硅栅CMOS集成电路版图流程 • CMOS工艺中集成元件的版图、结构和电特性版图设计规则Design Rule• 引言 • 设计规则(Topological Design Rule)– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用• 版图设计准则(‘Rule’ for performance)– 匹配 – 抗干扰 – 寄生的优化 – 可靠性引言• 芯片加工：从版图到裸片制加版工是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？引言一个版图的例子：引言加工后得到的实际芯片版图例子：1引言• 加工过程中的非理想因素– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应引言• 解决办法– 厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循– 设计者的设计准则(‘rule’ for performance)，用以提高电路的某些性能，如匹配，抗干扰，速度等设计规则(topological design rule)基本定义(Definition) WidthEnclosure设计规则ExtensionExtensionSpace SpaceOverlap1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，在画layout 时须遵守这些规则。

上华0.6um DPDM CMOS工艺拓扑设计规则版图的层定义N-well P+ implantpoly1contactvia High Resistoractive N+ implantpoly2 metal1metal2设计规则 Nwell符号尺寸含义1.a 3.0 阱的最小宽度1.b 4.8 不同电位阱的阱间距1.c 1.5 相同电位阱的阱间距P+ Active gb P+ fe N+ ActiveN+ c da2设计规则 Nwell符号尺寸含义1.d 0.4 阱对其中N+有源区最小覆盖1.e 1.8 阱外N+有源区距阱最小间距1.f 1.8 阱对其中P+有源区最小覆盖1.g 0.4 阱外P+有源区距阱最小间距P+ Active gb P+ fe N+ ActiveN+ c da设计规则 active符号尺寸含义2.a 0.6 用于互连的有源区最小宽度2.b 0.75 最小沟道宽度2.c 1.2 有源区最小间距aN+ c.4b P+P+ c.2ac.3 N+c.1 N+b设计规则 poly1可做MOS晶体管栅极、导线、poly-poly电容的下极板符号尺寸含义4.a 0.6 用于互连的poly1最小宽度4.b 0.75 Poly1最小间距4.c 0.6 最小NMOS沟道长度4.d 0.6 最小PMOS沟道长度eeN+fbgcP+fbgadb设计规则 poly1可做MOS晶体管栅极、导线、poly-poly电容的下极板符号尺寸含义4.e 0.6 硅栅最小出头量4.f 0.5 硅栅与有源区最小内间距4.g 0.3 场区poly1与有源区最小内间距eeN+fbgcP+fbgadb设计规则 High Resistor在Poly2上定义高阻区符号尺寸含义5.a 2.0 高阻最小宽度5.b 1.0 高阻最小间距5.c 1.0 高阻对poly2的最小覆盖5.d 1.0 高阻与poly2的间距d/f ce ha bf设计规则 High Resistor其上禁止布线高阻层定义电阻长度 Poly2定义电阻宽度d/f c符尺寸号含义5.e 0.6 高阻与poly2电阻接触孔间距5.f 0.8 高阻与低阻poly2电阻的间距5.g 0.5 高阻与有源区的间距5.h 1.0 高阻与poly1电阻的间距a behf3设计规则 poly2可做多晶连线、多晶电阻和poly-poly电容的上极板符号 6.a 6.b 6.c6.d 6.e 6.f 6.g尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距做关键电容时的间距电容底板对顶板的最小覆盖电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿c j ibdea设计规则 poly2可做多晶连线、多晶电阻和poly-poly电容的上极板符号 6.h 6.i 6.j 6.k 6.l 6.m尺寸含义0.8 poly2做导线时的最小宽度1.0 poly2做电阻时的最小间距1.0 Poly2电阻之间的最小间距- Poly2不能用做栅0.5 电阻Poly2对接触孔最小覆盖- 除做电容外，Poly2不能与 poly1重叠c j ibdea设计规则 implantb a符号尺寸含义8.a 0.9 注入区最小宽度8.b 0.9 同型注入区最小间距8.c 0.6 注入区对有源区最小包围8.d 0.6 注入区与有源区最小间距Hc d N+Ef设计规则 implant符号尺寸含义8.E 0.75 N+(P+)注入区与P+(N+)栅间距8.f 0.75 N+(P+)注入区与N+(P+)栅间距8.H 0 注入区对有源区最小覆盖（定义butting contact）Hb ac d N+Ef设计规则 contact定义为金属1与扩散区、多晶1、多晶2 的所有连接！符号尺寸含义10.a .6*.6 接触孔最小面积10.a.1 .6*1.6 N+/P+ butting contact面积10.b 0.7 接触孔间距dgcafaba.1 ec.3g设计规则 contact符号尺寸含义10.c 0.4 有源区,(d, e)Poly1, Poly2对最小孔最小覆盖10.c.3 0.8 有源区对butting contact最小覆盖10.f 0.6 漏源区接触孔与栅最小间距10.g 0.6 Poly1,2上孔与有源区最小间距dgcafaba.1 ec.3g4设计规则 metal1符号尺寸含义11.a 0.9 金属1最小宽度11.b 0.8 金属1最小间距11.c.1 0.3 金属1对最小接触孔的最小覆盖11.c.2 0.6 金属1对butting contact的最小覆盖- 1.5mA 最大电流密度/um-- 禁止并行金属线90度拐角，用135度拐角代替ac.2bc.1 c.2设计规则 via定义为两层金属之间的连接孔符号尺寸含义12.a .7*.7 过孔最小面积12.b 0.8 过孔间距12.d~f - 接触孔、poly-poly电容和栅上不能打过孔12.g 0.4 金属1对过孔的最小覆盖12.h 0.5 过孔与接触孔的最小间距建议 12.k0.5 Poly与有源区对过孔的最小间距或覆盖1.5mA 单个过孔的最大电流agbhh设计规则 metal2可用于电源线、地线、总线、时钟线及各种低阻连接符号尺寸含义13.a 0.9 金属2最小宽度13.b(e) 0.8 金属2最小间距13.c 0.4 金属2对过孔的最小覆盖13.d 1.5 宽金属2与金属2的最小间距13.f - 禁止并行金属线90度拐角，用 135度拐角代替13.h 1.5mA 最大电流密度 /umac be dd Width>10um设计规则 power supply line由于应力释放原符号尺寸含义则，在大晶片上会17.a 20.0 金属2最小宽度存在与大宽度金属17.b 300.0 金属2最小长度总线相关的可靠性问题。

集成电路的版图设计

27
2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工艺，发展了以微米为单位的绝对值表示的版图规则。针对一些细节进行具体设计，灵活性大，对电路性能的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。目前一般的MOS IC研制和生产中，基本上采用这类规则。其中每个被规定的尺寸之间没有必然的比例关系。显然，在这种方法所规定的规则中，对于一个设计级别，就要有一整套数字，因而显得烦琐。但由于各尺寸可相对独立地选择，所以可把尺寸定得合理。
7
版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
9
10
11
12
13
14
15
p.333
16
17
18
19
20
21
22
MK1
23
24
25
26
3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上，因此，铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。

Al Poly

diff
2
3

4
⑫ 接触孔：孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。 46

放大器版图设计原则与流程

放大器版图设计原则与流程英文回答：Amplifier Layout Design Principles and Process.1. Design Considerations.Transistor Placement: Place transistors to minimize parasitic capacitances and maximize isolation between stages.Substrate Isolation: Use guard rings and deep trenches to isolate different transistors and devices on the chip.Interconnect Parasitics: Minimize interconnect lengths and use low-impedance routing to reduce parasitic delays.Thermal Management: Design for adequate heat dissipation through heat sinks, thermal vias, and optimized layout.Electromagnetic Interference (EMI): Consider shielding and filtering techniques to minimize EMI and improve signal integrity.2. Layout Process.a. Schematic Capture:Create a schematic diagram of the amplifier circuit.Define transistor sizes, biasing conditions, and feedback parameters.b. Floor Planning:Determine the physical layout of the amplifier on the chip.Allocate space for transistors, capacitors, resistors, and interconnect.c. Device Placement:Place transistors and other devices according to the design considerations.Use symmetry and regularity to enhance layout efficiency.d. Interconnect Routing:Route interconnect between devices with minimal parasitics and optimal routing.Use a combination of metal layers to minimize impedance and crosstalk.e. Guard Ring and Isolation:Implement guard rings and isolation mechanisms to reduce parasitic effects.Use deep trenches and dielectric spacers to ensuredevice isolation.f. Thermal Simulation:Perform thermal simulations to ensure adequate heat dissipation.Adjust layout and routing to optimize thermal management.g. EMI Analysis:Analyze the layout for potential EMI issues.Apply shielding, filtering, and grounding techniques to mitigate EMI.h. Verification and Testing:Verify the layout using design rule checks (DRC) and layout versus schematic (LVS) comparisons.Conduct post-layout simulations to validate circuit performance.中文回答：放大器版图设计原则与流程。

版图设计规则

精选课件
14
设计规则举例
Metal相关的设计规则列表
编号描述尺寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好电导
防止铝条联条
精选课件
15
设计规则举例
精选课件
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根据design rule自已编写。
• 版图的设计有特定的规则，规则是集成
电路制造厂家根据自已的工艺特点而制定
的。因此，不同的工艺就有不同的设计规
则。设计者只有得到了厂家提供的规则以
后，才能开始设计。
精选课件
7
设计规则(design rule)
两种规则： (a) 以λ(lamda)为单位的设计规则—相对单位 (b) 以μm（micron)为单位的设计规则—绝对单位如果一种工艺的特征尺寸为S μm,则λ=S/2 μm，选用λ为单位的设计规则主要与MOS工艺的成比例缩小有关。
设计规则主要包括各层的最小宽度、层与层之间的最小间距、最小交叠等。ห้องสมุดไป่ตู้
精选课件
8
设计规则(design rule)
1、最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。
原始层
poly
diff
精选课件
23
Layer Processing（层处理命令）
•Relational Commands （关系命令）

版图设计规则分析

设计规则(design rule)

2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
TSMC_0.35μm CMOS工艺版图各层图形之间的最小间距
设计规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)，如图 (b)
版图设计规则
版图概述

定义：版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。集成电路制造厂家根据这些数据来制造掩膜。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO ( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO (sep < 1.5) " Active Poly to Active spacing < 1.5")
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
DRC规则文件
geomAnd（）把括号内层次“与”之后再赋给前面的新层次。 geomAndNot（）是把括号内层次“与非” 之后再赋给前面的新层次。

版图设计基础

例：Min.M1 Enclosure for V1:0.01 μm 第一层金属的边缘要超出通孔边缘0.01μm
• 交叠规则
• 两层之间交叠的最小尺寸。交叠规则定义的两层为不同的层。
• 两层交叠，并且一层要伸出另一层的最小尺寸
• 两层交叠，两层之间的最小尺寸
设计规则举例 • N阱层相关的设计规则及其示意图
• P+、N+有源区层相关的设计规则及其示意图
• Poly层相关的设计规则及其示意图
• Contact层相关的设计规则及其示意图
• Metal层相关的设计规则及其示意图
• Pad层相关的设计规则及其示意图
二、几何设计规则－举例及问题讨论
当给定电路原理图设计其版图时，必须根据所用的工艺设计规则，时刻注意版图同一层上以及不同层间的图形大小及相对位置关系。然而对于版图设计初学者来说，第一次设计就能全面考虑各种设计规则是不可能的。为此，需要借助版图设计工具的在线设计规则检查（DRC）功能来及时发现存在的问题。
为了工艺上按比例缩小或版图编辑的需要，合并接触采用图4.9（a）所示的分离式接触结构，而不采用图4.9（b）的合并长孔结构。
版图的验证
• 版图设计完成后，还需要进行一系列的检查和验证。
• 版图的验证包括：设计规则检查（DRC）、电学规则检查（ERC）、版图参数提取以及电路图与版图一致性检查（LVS）
• CIF格式用文本命令来表示掩膜分层和版图图形，通过对基本图形的描述、图形定义描述、附加图样调用功能，可以实现对版图的层次性描述。采用字符格式，可读性较强
EDIF格式是电路的一种二进制描述，带有电路的单元符号（symbol）信息，也是纯文本，主要用于电路数据交换。EDIF文件可读性强

版图设计规则操作说明

版图设计规则操作说明一．边和多边形的逻辑操作1．[destLayer = ] geomAnd(layer1 layer2)将layer1和layer2层内的边或多边形相与的结果存放到destLayer层。

若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。

layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。

2．[destLayer = ] geomAndNot(layer1 layer2)在layer1层边或多边形中减去layer2层边或多边形，结果存放到destLayer层。

若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。

layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。

3．[destLayer = ] geomXor(layer1 layer2)将layer1和layer2层内的边或多边形异或的结果存放到destLayer层。

若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。

layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。

4．[destLayer = ] geomOr(layer1 [layer2 layer3…])将一层或者多层边或者多边形相或后的结果存放到destLayer层。

若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。

layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。

二．边的获取1．[destLayer = ] geomGetEdge(layer1 relation layer2)将layer1层中与layer2中的边满足指定关系的边存放到destLayer层中，relation可以为butting、coincident、outside、inside、not_over、over。

版图设计规则与DRC检查

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二，什么事版图设计？版图设计对IC设计来讲，就是为光刻掩摸版
设计图形。这些图形是根据电路图或者电路网表来设计的。设计完成的版图通过GDSⅡ文件格式传送给掩摸生产厂家，实现掩摸版的制备。所以版图设计也就是把电路原理图进行图形化, 也就是说没有版图设计这步电路原理图图形化的处理，FOUNDRY就没有办法生产集成电路。
像标识的符号，数字等，它们也是在检查验证中使用，不参与掩膜制作的生成。
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五，CMOS的工艺流程 CMOS的单词缩写代表的是互补金属氧化物半导体（Complementary Matal-Oxide-Semiconductor）， CMOS工艺一般是在衬底上做N-阱，NMOS 管做在衬底上，PMOS管做在N-阱里。这样在一块芯片上就存在PMOS管和NMOS管两种管子。正是由于有这两种 MOS便可以很方便地实现数字逻辑电路，也可以搭建各种模拟电路。 CMOS主要采用平面工艺和自对准工艺。相对TTL工艺来说要简单易实现。图4是一个反相器的例子。
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图1，Virtuoso的版图编辑器中的输入层菜单
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图2，zeni版图编辑器的输入层菜单
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（1）数据输入层：定义的输入层也叫原始层。输入层是工艺文件里定
义的层。输入层里面的数据由输入的矩形，多边形，扩幅线等几何图形组成，是我们版图设计输入的数据。（2）衍生层：
一些逻辑图形运算后的产生的层，是为了检查验证需要产生的层，有的衍生层也可以参与掩膜制作的生成。（3）标识层：
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版图设计规则及验证

制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
三、设计规则及工艺参数
版图设计规则的制定考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
版图数据命令文件 ZSE
LDC
CDL/Spice
DRC, ERC
NE LVS
Slognet
PDT
LDX
四、版图验证与检查
DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查

4#版为P+掺杂区图形掩膜。多晶硅栅本身作为漏, 源掺杂离子注入的掩膜(离子实际上被多晶硅栅阻挡,不会进入栅下硅表面,称硅栅自对准工艺)。经硼离子注入,扩散推进,完成P沟管和P型衬底欧姆接触区的制作。
光刻4：P管源漏区注入光刻
P+注入
N- Si 阱
P-S i Sub
光刻5：N管源漏区注入光刻
N阱层相关的设计规则
编号 1.1 1.2 1.3 描述尺寸 3.0 6.0 2.5 目的与作用保证光刻精度和器件尺寸防止不同电位阱间干扰保证N阱四周的场注N区环的尺寸减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4

版图设计规则

•Logical Commands（逻辑命令）
ndiff
poly Original layer
Layer Processing（层处理命令）
•Logical Commands（逻辑命令）
原始层
poly
diff
Layer Processing（层处理命令）
•Relational Commands （关系命令）
利用这些原始层次的“与或非”关系可以生成设计规则检查所需要的额外层次
drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) TO = geomOr( "TO" ) GT = geomOr( "GT" ) W1 = geomOr( "W1" ) A1 = geomOr( "A1" )
•当technology file 创建后，用于divDaRDCR的C.r规ul则在drcExtractRules 中定义
DRC (Design Rule Check)的命令
•DRC Function DRC函数
槽口
DRC (Design Rule Check)的命令
DRC规则文件
geomOr( )语句的目的是把括号里的层次合并起来，也就是或的关系。
DRC规则文件
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO
( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO

版图设计规则

SiO2
版图层次定义
有源区
光刻胶
光刻胶 Si3N4
Nwell
SiO2
P－type Si
SiO2
版图层次定义
有源区封闭图形外形成LOCOS
场氧
场氧
Si3N4
PNwweellll
P－type Si
场氧 SiO2
SiO2
版图层次定义
有源区
场氧
场氧 PNwweellll
P－type Si
场氧 SiO2
实际上有源区掩膜板的意义在于作为制造硅局部氧化（LOCOS）和薄氧（封闭图形内形成薄氧，封闭图形外形成LOCOS）。
版图层次定义
Pwell Active Poly P+ implant N+ impant Omicontact Metal
active
有源区
Nwell
版图层次定义
有源区
生长薄氧氮化硅用于应力释放
Poly
场氧
场氧 PNwweellll
薄氧
P－type Si
场氧 SiO2
SiO2
版图层次定义
Poly
场氧
场氧
poly
PNwweellll
P－type Si
场氧 SiO2
SiO2
版图层次定义
Poly
Nwell Active Poly P+ implant N+ impant Omicontact Metal
P+/N+扩散区
场氧
光刻胶场氧
poly
PNwweellll
场氧 SiO2
P－type Si
S/D
SiO2