第6章 版图设计准则
第三讲+版图设计规则+
• 有源区最小间距10um Active to Active Spacing =10um
13
版图设计规则的应用
•多晶硅条最小宽度5 um Poly minum width =5 um
• 多晶硅条最小间距5 um poly to poly spacing=5 um
• 离子注入区对有源区最 小覆盖10 um
16
要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
优点：版图设计独立于工艺和实际尺寸。
3
2. 微米设计规则
80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。
适用于有经验的设计师以及力求挖掘工艺潜 能的场合。目前一般的MOS IC研制和生产中， 基本上采用这类规则。其中每个被规定的尺寸 之间没有必然的比例关系。显然，在这种方法 所规定的规则中，对于一个设计级别，就要有 一整套数字，因而显得烦琐。但由于各尺寸可 相对独立地选择，所以可把尺寸定得合理。
28
基本逻辑门的版图设计
29
VDD
IN
OUT
VSS
30
31
32
M
VSS
M
VSS
M
VSS
design-rule文件认知(一)6H
Design—rule的check
根据单层与双层命令，分为5类检查：
•单层INT: 检查单层图形的宽度 •单层EXT: 检查单层图形的间距 •双层INT：检查一层图形伸入到另一层图形的距离 •双层EXT：检查两层图形的间距 •双层ENC：检查一层图形被另一层图形覆盖的尺寸
Design—rule的check 单层INT命令：宽度检查
(b) A A B
Description space space to N+ACTIVE
(c) A A
Rule >= >= 0.62um 0.22um
Design—rule —
Overlap Distance of interior-facing edge for two layers(O) interior(a) A B (b)
Design—rule的check 双层INT:伸入长度检查
Design—rule的check 单层EXT检查
Design—rule的check 双层EXT检查
Design—rule的check 双层ENC检查
Design—rule的check 双层ENC检查
Design—rule的check 一些常见的rule
Rule 0.15um
Design—rule文件 — 文件 常 见 的 rule 文 件
Design—rule文件 — 文件 常见的rule文件 常见的rule文件 rule
Design—rule文件 — 文件 常见的rule文件 常见的rule文件 rule
Design—rule文件 — 文件 常见的rule文件 常见的rule文件 rule
版图验证
DRC:对 IC 版图做几何空间检查，以确保线路能够被
版图设计规则
版图几何设计规则
版图几何设计规则可看作是对光刻掩 模版制备要求. 一般来讲,设计规则反映了性能和成 品率之间可能的最好的折衷.规则越保 守,能工作的电路就越多(即成品率越 高);然而,规则越富有进取性,则电路 性能改进的可能性也越大,这种改进可 能是以牺牲成品率为代价的.
版图几何设计规则
(1)微米规则 (2)λ规则
版图几何设计规则
大部分设计规则都可以归纳入以下描 述的四种规则之一. (1)最小宽度 (2)最小间距 (3)最小包围 (4)最小延伸
版图几何设计规则
设计规则(硅栅)举例:
0.6um 2p2m CMOS
0.6um 2p2m
版图几何设计规则-N阱
定义了P沟道器件的N阱尺寸,N型杂志注入该 区域形成N-well. N-well宽度 3.0 不同电势的N-well之间的距离-4.8 N-well中用于接触的N+与阱边沿的距离-0.4 N-well距阱外的N+的距离-4.0 N-well距阱外的P+的距离-0.4 N-well距阱内的P+的距离-1.8 距划线槽的距离8.0
版图几何设计规则-接触孔
0.6
0.6
0.4
0.6
0.7
0.4
0.6
0.4
版图几何设计规则
编号 1 2 描述 金属宽度 金属间距 尺寸 0.9 0.8 防止铝条接触 保证良好导电性
版图几何设计规则-金属1
metal1宽度:0.9 Metal1之间的距离:0.8 Metal1距接触孔的距离:0.3
版图几何设计规则-多晶硅
PMOS
NMOS
0.6
0.6
0.6
0.75
0.5
版图设计规范
LCD外形及版图绘制规范文件编号：版号： 01 总页数： 15 页拟制：审核：会签：批准：生效日期：文件名称：LCD外形及版图绘制规范文件编号：版号：01 文件类型：检验标准总页数：15更改页状态更改日期更改内容申请人审批人页次 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17版次 A A A A A A B A A A A A A A A A A1.主题内容与适用范围本标准规定了液晶显示器外形图和版图绘制的基本要求,适用于句容骏科电子科技有限公司STN液晶显示器件外形图和版图设计。
2.引用标准GB4457〃1-5─1987机械制图—图纸幅面及格式、比例、字体、图线、剖面符号 GB4458〃4-1984尺寸标注法GB6250-1986 液晶显示器件名词术语3.绘制内容3.1外形绘制3.1.1基本原则3.1.1.1目的外形绘制的目的在满足本标准对关键尺寸、公差及走线逻辑有关要求的基础上，按照客户对外形尺寸、内部图形形状及尺寸等项目要求，绘制出外形图纸及逻辑表（或逻辑走线）。
3.1.1.2视图法：采用第三视图法，即主视图、右视图、仰视图。
3.1.1.3单位一般采用毫米（mm）为单位。
当客户原始资料以英制为单位时，采用公制毫米（mm）为单位绘制，器件外形图尺寸、视区尺寸在尺寸标注时可附注英制尺寸。
3.1.1.4比例：按1：1比例绘制，图纸以归一化（F/T）方式，即有效图界充满图纸方式输出。
3.1.2单片器件外形尺寸标准 : 各尺寸( 见附图)定义如下 :代码定义代码定义L1 宽片长度W1 宽片宽度L2 窄片长度W2 窄片宽度L3 偏光片长度W3 偏光片宽度L4 显示区长度W4 显示区宽度L5 图形区长度W5 图形区宽度L6 封口长度W6 封口宽度L7 可视区距玻璃边的长度W7 台阶宽度L8 点阵区距玻璃边的长度W8 可视区距玻璃边宽度L9 电极中心距玻璃边的长度W9 点阵区距玻璃边的宽度L10 偏光片距玻璃边的长度W10 偏光片距玻璃边的宽度H1 单片玻璃的厚度W11 封口定位H2 显示屏整体的厚度P1 单个电极宽度R 显示区圆角半径P2 电极的PITCH值P3 电极的整体PITCH值3.1.3外形图的层命名及颜色图层名图层代号颜色图形0 White标注 B GreenCOM走线 C YellowSEG走线S Red交点 D Magenta丝印0D Cyan3.1.4单片器件外形绘制要求如下：3.1.4.1图形精度要求如下:图案最细线宽为0.05mm,最细线隙为0.02mm,图案的对位余量为0.10mm；图形极小时，图案的对位余量可以采用最小为0.03mm的极限数值。
版图设计规则操作说明
版图设计规则操作说明一．边和多边形的逻辑操作1．[destLayer = ] geomAnd(layer1 layer2)将layer1和layer2层内的边或多边形相与的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
2．[destLayer = ] geomAndNot(layer1 layer2)在layer1层边或多边形中减去layer2层边或多边形，结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
3．[destLayer = ] geomXor(layer1 layer2)将layer1和layer2层内的边或多边形异或的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
4．[destLayer = ] geomOr(layer1 [layer2 layer3…])将一层或者多层边或者多边形相或后的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
二．边的获取1．[destLayer = ] geomGetEdge(layer1 relation layer2)将layer1层中与layer2中的边满足指定关系的边存放到destLayer层中，relation可以为butting、coincident、outside、inside、not_over、over。
版图设计规则及验证汇总
N- Si 阱
P-S i Sub
光刻3：硅栅光刻
3#版为多晶光刻掩膜。用于制作多晶硅栅极以及 形成电路结构的多晶硅的连线和电阻。这一步是 在新生长的栅氧化层上先用CVD法沉淀多晶硅,用 该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划 根据已知的模块数量和线网连接表来估算芯片面 积，其中模块大约占用一半，另一半用来作为布 线通道。
二、版图设计过程
（三）布局 布局是指如何把各个模块合理地排布在芯片上， 怎样确定每个模块的最佳位置，以使占用芯片面 积为最小且布线结果又最好。
二、版图设计过程
二、版图设计过程
版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。在 一个规则形伏（一般为长方形）平面区域内不重 叠地布局多个模块（亦称部件），在各模块之间 按电路连接信息的要求逐行布线。版图设计是从 逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计 芯片设计中最小的单位是元件，设计过程从元件， 门，基本单元，宏单元，芯片，从小到大进行。 基本单元和宏单元可视为模块。模块设计是最基 本的环节。
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
版图设计
掩膜版图设计流程
2. 设计规则
CMOS反相器版图设计
通过对CMOS反相器掩膜版图的设计来逐步讲解版图设 计规则的应用。
首先，我们要根据设计规则生成每个晶体管。
假设我们要设计一个具有最小晶体管尺寸的反相器。
扩散区接触孔的最小尺寸（能满足源极与漏极互连）、 扩散区接触孔到有源区两边的最小间隔决定了有源区 的宽度。
掩膜版图的最后一步是在金属中形成输出节点 VDD和GND接触孔间的局部互连。
掩膜版图中的金属线尺寸通常由金属最小宽度和 最小金属间距（同一层上的两条相邻线间）决定。
注意，为了得到合适的偏置，n阱区必须也有一 个VDD接触孔。
CMOS反相器 的最终掩 膜版图
下图所示为两个简单的CMOS反相器电路的版图。
掺杂硅区:n+
掺杂硅区
nSelect掺As或P,用于制作nFET pSelect掺B,用于制作pFET 属于有源区的一部分
3. 基本工艺层版图
掺杂硅区:p+
3. 基本工艺层版图
多晶硅
多晶硅（Poly Si）
掩蔽n+、p+掺杂 作为MOS栅电容的上导电极板
3. 基本工艺层版图 nFET的形成
3. 基本工艺层版图 pFET的形成
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、W/L
3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图 金属层：与有源区接触
信号互连线 金属层1（Metal1） 电源线、地线
版图重点总结
第一章基本概念(1) ☆☆集成电路：Integrated Circuit ，缩写ICIC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
(2)特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。
(3)就设计方法而言，设计集成电路的方法可以分为三种方式：全定制（Full-Custom Design Approach）半定制（Semi-Custom Design Approach）（标准单元、积木块、门阵列、门海）可编程IC （PLD：Programmable Logic Device）（PROM 、GAL 、PLA、PAL、PLD 、FPGA ）（4）☆☆积木块法(BB)与标准单元法（sc）不同之处是：第一，它既不要求每个单元（或称积木块）等高，也不要求等宽。
每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。
设计好的单元存入库中备调用。
第二，它没有统一的布线通道，而是根据需要加以分配。
（5）☆☆门阵列方法与门海方法的比较门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。
不足：设计灵活性较低；门利用率低；芯片面积浪费。
门海方法的设计特点：门利用率高，集成密度大，布线灵活，保证布线布通率。
不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。
（6）集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保证全局优化，设计出满足需求的集成电路。
其最终的输出结果是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。
版图设计规则及验证
N阱层相关的设计规则
编 号 1.1 1.2 1.3 描 述 尺 寸 3.0 6.0 2.5 目的与作用 保证光刻精度和器件尺寸 防止不同电位阱间干扰 保证N阱四周的场注N区环的 尺寸 减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4
N阱外N阱到N+距 离
3.5
N阱设计规则示意图
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
目的与作用
保证多晶硅线的必要电导 防止多晶硅联条 保证沟道区尺寸 保证栅长及源、漏区的截 断 保证电流在整个栅宽范围 内均匀流动
多晶硅最小宽 度 多晶硅间距 与有源区最小 外间距 多晶硅伸出有 源区 与有源区最小 内间距
Poly相关设计规则示意图
Contact相关的设计规则列表
编 号 4.1 描 述 尺 寸 目的与作用 保证与铝布线的良好接触 接触孔大小 0.8x0.8
几何规则检查命令width EXT
几何规则检查命令 INT
几何规则检查命令 ENC
几何图形的逻辑运算
几何图形的AND逻辑运算 几何图形的NOT逻辑运算
几何图形的OR逻辑运算
几何图形的XOR逻辑运算
版图设计基础
（1）检查内容丰富、准确
（2）具有两种文件运行方式
（3）运行结果浏览方便。通过Calibre RVE和版图编辑器分 析DRC的结果并进行查错，准确快捷，一目了然
• Diva DRC工具
是Cadence公司开发，嵌入版图设计工具 之中。可以在版图设计工具Virtuoso中，通 过单击图形界面中的Verify菜单，并点击其 中的DRC子菜单，就可以进行DRC检查
- 验证工具 - 设计规则验证工具 - LVS工具 - 提取工具 - 节电高亮工具
用整套Tanner软件设计集成电路的流程
L-edit版图编辑器简介
• 安装在window下，简单易学，价格便宜 • 采用以单元为基础的层次化设计 • 嵌入了DRC工具、版图提取工具、截面观
察器、节点高亮
Oasis格式文件比GDSII紧凑，而且能够更有效 的表达平面数据。可以处理64位数据
Tanner research 公司 Tanner EDA工具
• 前端设计工具 -电路设计工具（S-Edit） -仿真验证工具（T-Spice） -波形分析工具（W-Edit） • 物理版图设计工具
L-Edit版图编辑器 - L-Edit交互式DRC验证工具 - 电路驱动版图设计工具 - 标准单元布局布线工具
• CIF格式 用文本命令来表示掩膜分层和版图图形，通过对
基本图形的描述、图形定义描述、附加图样调用 功能，可以实现对版图的层次性描述。采用字符 格式，可读性较强 EDIF格式 是电路的一种二进制描述，带有电路的单元符号 （symbol）信息，也是纯文本，主要用于电路数 据交换。EDIF文件可读性强 Oasis格式
ERC检查的主要错误有如下几种：
版图设计需要的知识点
版图设计需要的知识点在进行版图设计时，我们需要掌握一些基本的知识点，以确保设计出整洁美观、功能合理的版图。
以下是一些常用的版图设计知识点。
一、版图设计的基本原则1. 对齐原则：确保版面上的元素在水平和垂直方向上保持对齐，使版面看起来整齐有序。
2. 平衡原则：在版面上合理分布内容，避免让某些部分显得过于空旷或过于拥挤。
3. 留白原则：适当运用留白，使版面更加清晰和易读，也能凸显出重要信息。
4. 重点突出原则：通过字体、颜色、大小等手段，突出版面中的重点内容，引导读者关注。
二、版图设计的基本要素1. 标题：标题应该简洁明了，具有吸引力，能够准确传达信息。
2. 副标题：副标题可以补充主标题的内容，增加版面的丰富度。
3. 正文：正文的排版要求清晰易读，段落之间要有适当的间距，字体大小要一致，文字要有层次感。
4. 图片和插图：图片和插图的使用可以使版面更加生动有趣，但要注意与正文的配合，避免过于拥挤。
5. 表格和图表：表格和图表的使用可以清晰地展示数据，但要保持简洁明了，避免信息过多造成混乱。
6. 色彩和字体：选择合适的色彩和字体可以增加版面的美观度，但要注意搭配的和谐性和统一性。
三、版图设计的流程1. 确定需求：根据设计的目的，明确版图所要传达的信息和目标群体。
2. 规划布局：根据版图的内容和要求，合理规划版面，确定各部分的位置和大小比例。
3. 设计元素：根据布局确定的位置和大小比例，安排标题、副标题、正文、图片等元素的分布。
4. 调整细节：对版面的各个部分进行微调，使之更符合设计要求和审美标准。
5. 审核修改：对设计的版图进行审核，并根据需要进行适当修改，以确保版面的质量和可读性。
6. 最终呈现：将设计好的版图输出为相应的格式，准备用于印刷或网络发布。
四、版图设计的软件工具1. Adobe InDesign：广泛应用于版面设计，具有丰富的功能和灵活的排版方式。
2. Adobe Photoshop：用于图像处理和编辑，可用于调整图片大小、裁剪、色彩处理等。
版图设计规则
精选课件
14
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺 寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好 电导
防止铝条联条
精选课件
15
设计规则举例
精选课件
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。
• 版图的设计有特定的规则，规则是集成
电路制造厂家根据自已的工艺特点而制定
的。因此，不同的工艺就有不同的设计规
则。设计者只有得到了厂家提供的规则以
后，才能开始设计。
精选课件
7
设计规则(design rule)
两种规则： (a) 以λ(lamda)为单位的设计规则—相对单位 (b) 以μm（micron)为单位的设计规则—绝对单位 如果一种工艺的特征尺寸为S μm,则λ=S/2 μm， 选用λ为单位的设计规则主要与MOS工艺的成比例 缩小有关。
设计规则主要包括各层的最小宽度、层与层之 间的最小间距、最小交叠等。ห้องสมุดไป่ตู้
精选课件
8
设计规则(design rule)
1、最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低 于规则中指定的最小宽度的几何图形，计算机将给出错误提示。
原始层
poly
diff
精选课件
23
Layer Processing（层处理命令）
•Relational Commands （关系命令）
版图设计规则分析
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
TSMC_0.35μm CMOS工艺版图 各层图形之间的最小间距
设计规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)， 如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)， 如图 (b)
版图设计规则
版图概述
定义：版图(Layout)是集成电路设计者将设计 并模拟优化后的电路转化成的一系列几何图形， 包含了集成电路尺寸、各层拓扑定义等器件相 关的物理信息数据。 集成电路制造厂家根据这些数据来制造掩膜。 掩膜上的图形决定着芯片上器件或连接物理层 的尺寸。因此版图上的几何图形尺寸与芯片上 物理层的尺寸直接相关。
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO ( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO (sep < 1.5) " Active Poly to Active spacing < 1.5")
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
DRC规则文件
geomAnd（）把括号内层次“与”之后再 赋给前面的新层次。 geomAndNot（）是把括号内层次“与非” 之后再赋给前面的新层次。
版图课程设计规则
版图课程设计规则一、教学目标本课程的教学目标是使学生掌握XX学科的基本概念、原理和方法，能够运用所学知识解决实际问题；提高学生的XX技能，如观察、实验、分析、推理等；培养学生的科学态度和价值观，使其具备创新精神和团队合作能力。
具体目标如下：1.知识目标：（1）了解XX学科的基本概念和原理；（2）掌握XX学科的基本方法和技能；（3）熟悉XX学科的发展历程和现状。
2.技能目标：（1）能够运用所学知识解决实际问题；（2）具备观察、实验、分析、推理等基本科研能力；（3）学会查阅文献、整理资料、撰写科研报告。
3.情感态度价值观目标：（1）培养对XX学科的兴趣和热情；（2）树立科学精神和批判性思维；（3）具备团队合作能力和创新意识。
二、教学内容根据课程目标，本课程的教学内容主要包括以下几个方面：1.XX学科的基本概念和原理：通过讲解、案例分析等方式，使学生了解并掌握XX学科的基本知识。
2.XX学科的基本方法和技能：通过实验、实践等方式，让学生学会运用所学知识解决实际问题。
3.XX学科的发展历程和现状：通过介绍相关历史事件和前沿动态，使学生了解XX学科的发展脉络。
4.实际问题的解决：引导学生运用所学知识分析、解决实际问题，提高学生的实践能力。
三、教学方法本课程采用多种教学方法，以激发学生的学习兴趣和主动性：1.讲授法：系统地传授学科知识，为学生提供扎实的理论基础。
2.讨论法：学生进行小组讨论，培养学生的思考能力和团队合作精神。
3.案例分析法：通过分析典型病例，使学生学会将理论知识应用于实际问题。
4.实验法：引导学生动手实践，培养学生的实验技能和科研素养。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将采用以下教学资源：1.教材：选用国内权威的XX学科教材，为学生提供系统的知识结构。
2.参考书：推荐相关领域的经典著作和最新研究论文，拓宽学生的知识视野。
3.多媒体资料：利用课件、视频等资料，提高课堂教学的趣味性和生动性。
版图设计规则及验证
制定设计规则的目的：使芯片尺寸在尽可能小的 前提下，避免线条宽度的偏差和不同层版套准偏 差可能带来的问题，尽可能地提高电路制备的成 品率。
三、设计规则及工艺参数
版图设计规则的制定 考虑器件在正常工作的条件下，根据实际工艺水平(包 括光刻特性、刻蚀能力、对准容差等)和成品率要求， 给出的一组同一工艺层及不同工艺层之间几何尺寸的 限制，主要包括线宽、间距、覆盖、露头、凹口、面 积等规则，分别给出它们的最小值，以防止掩膜图形 的断裂、连接和一些不良物理效应的出现。
版图数据 命令文件 ZSE
LDC
CDL/Spice
DRC, ERC
NE LVS
Slognet
PDT
LDX
四、版图验证与检查
DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查
4#版为P+掺杂区图形掩膜。多晶硅栅本身作为漏, 源掺杂离子注入的掩膜(离子实际上被多晶硅栅阻 挡,不会进入栅下硅表面,称硅栅自对准工艺)。经 硼离子注入,扩散推进,完成P沟管和P型衬底欧姆 接触区的制作。
光刻4：P管源漏区注入光刻
P+注入
N- Si 阱
P-S i Sub
光刻5：N管源漏区注入光刻
N阱层相关的设计规则
编 号 1.1 1.2 1.3 描 述 尺 寸 3.0 6.0 2.5 目的与作用 保证光刻精度和器件尺寸 防止不同电位阱间干扰 保证N阱四周的场注N区环的 尺寸 减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4
版图设计规则
ndiff
poly Original layer
Layer Processing（层处理命令）
•Logical Commands（逻辑命令）
原始层
poly
diff
Layer Processing（层处理命令）
•Relational Commands （关系命令）
利用这些原始层次的“与或非”关系可以生成 设计规则检查所需要的额外层次
drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) TO = geomOr( "TO" ) GT = geomOr( "GT" ) W1 = geomOr( "W1" ) A1 = geomOr( "A1" )
•当technology file 创建后，用于divDaRDCR的C.r规ul则 在drcExtractRules 中定义
DRC (Design Rule Check)的命令
•DRC Function DRC函数
槽口
DRC (Design Rule Check)的命令
DRC规则文件
geomOr( )语句的目的是把括号里的层次合并起 来，也就是或的关系。
DRC规则文件
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO
( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO
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引言
• 解决办法
– 厂家提供的设计规则(topological design rule)， 确保完成设计功能和一定的芯片成品率，除个 别情况外，设计者必须遵循
– 设计者的设计准则(‘rule’ for performance)，用 以提高电路的某些性能，如匹配，抗干扰，速 度等
基本定义(Definition)
电源线
掩蔽技术
• 掩蔽技术可以防护来自于或者去向衬底的电容耦 合。可以减小两条金属线之间的cross-talk
引言
所设计的版图：
引言
加工后得到的实际芯片版图例子：
引言
• 加工过程中的非理想因素
– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应
匹配设计
• 失配：测量所得的元件值之比与设计的 元件值之比的偏差
• 归一化的失配定义：
– 设X1, X2为元件的设计值，x1, x2为其实测值， 则失配δ为：
x2
x1 X 2 X2 X1
X1
X1x2 X 2 x1
1
匹配设计
• 失配δ可视为高斯随机变量
• 若有N个测样本δ1, δ2, …, δN，则δ的
后模拟
版图生成 掩膜文件
将版图寄生参数引入
电路图，模拟检查电路的时序 及速度等是否仍符合要求
概述 • 电路的设计及模拟验证决定电路的组成及相关的 参数，但仍不是实体的成品，集成电路的实际成 品须经晶片厂的制作；
• 版图设计师的工作是将所设计的电路转换为图形 描述格式，即设计工艺过程需要的各种各样的掩 膜版，定义这些掩膜版几何图形的过程即Layout；
Width 宽度
设计规则
Extension Space Space 间距
Extension 伸展
Enclosure 覆盖
Overlap 重叠
1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，
在画layout 时须遵守这些规则。
版图设计准则 (‘Rule’ for performance)
共质心设计
• 对于匹配十分关键的差分对，一定要求做到共质心 • 共质心的意思构建两个关于某一个中心点完全对称版图 • 这样的好处在x和y方向的工艺变化被抵消掉了 • 电容可以用两层多晶中间夹着一层二氧化硅来实现 • 主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐
蚀过度是主要因素，可以通过增加面积来使误差达到最 小化。为了使匹配达到最好，我们将前面晶体管匹配引 用到电容中。
A. 总体设计流程 行为描述
典型的IC设计流程
将行为级描述（HDL）转 换成寄存器传输级（RTL）的
结构描述
行为级综合 逻辑综合
• 将逻辑级的行为描述
（状态转移图、布尔方程、真值表、 转换成逻辑级的结构描述（逻辑门
的网表）； • 逻辑优化 • 逻辑仿真，采用硬件仿真（PLD、FPGA）
• 测试综合（提供自动测试图性生成，可消
第6章 版图设计准则
‘Rule’ for performance
• 引言 • 设计规则(Topological Design Rule)
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
• 匹配 • 抗干扰 • 寄生的优化 • 可靠性
匹配设计
• 在集成电路中，集成元件的绝对精度较 低，如电阻和电容，误差可达 ±20%~30%
• 由于芯片面积很小，其经历的加工条件 几乎相同，故同一芯片上的集成元件可 以达到比较高的匹配精度，如1%，甚至 0.1%
• 模拟集成电路的精度和性能通常取决于 元件匹配精度
电阻的匹配
电容的匹配
多晶硅电阻：与电压无关； 有较高的温度系数。
扩散区或离子注入区（结,阱， 或基区）：电阻较高；阻值
依赖于电阻两端的电压
噪声考虑
• 为了最大限度减小来自 于数字电路与衬底和模 拟电路电源的耦合，需 要采取一些特殊的措施
• 首先是数字电路和模拟 电路必须用不同的电源 线：理想的情况是数字 电路和模拟电路的电源 只能在片外相连，实际 上往往做不到。最少要 做到：如果一个压焊点 既给模拟电路供电又给 数字电路供电，要从该 压焊点引出两条线分别 给模拟电路和数字电路 供电
• 层次化、模块化的布局方式可提高布局的效率；
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷” 和叠加过程，但中间是否 会带来误差？
人工版图设计的必要性
• 需要人工设计版图的场合 1、数字电路版图单元库的建立 2、绝大部分的数模混合电路 3、其它自动布线不能满足要求的设计
• 在Layout的过程中要受到几个因素的限制： 1、设计规则（数字和模拟电路） 2、匹配问题（主要针对模拟电路） 3、噪声考虑（主要针对模拟电路）
个大小相同的晶体管 • 所有要匹配的晶体管
的电流方向要求一致 • 所有匹配的器件都要
求有相同的边界条件， 如果不同，则要加虚 假（dummy）器件 • 差分对要采用共质心 设计
加入虚假器件使所有的器件都有相同的边界条件
大晶体管的版图
• 估算结寄 生电容非 常重要， 当需要最 小化结寄 生电容时， 可以用两 个晶体管 共用一个 结。
除设计中的冗余逻辑，诊断设计中的 不可测逻辑结构）
版图综合 掩膜
将门级网表转化成版图 （完成布局、布线）
place & route
B. 布局、布线流程
网表输入 布图规划
布局 全局布线
详细布线 版图参数提取
LVS（Layout versus Schematic） 一致性检查
POST SIMULATION
均值为： • 方差为：
m
1 N
N
i
i 1
s
1N N 1 i1
i m
2
匹配设计
• 称均值mδ为系统失配 • 称方差sδ为随机失配 • 失配的分布：
设计规则
• 设计规则的目的是 确定掩膜版的间距， 它是提高器件密度 和提高成品率的折 衷产物。
• 设计规则决定最小 的逻辑门，最小的 互连线，因此可以 决定影响延迟的寄 生电阻，电容等。
• 设计规则常表达为 λ，λ是最小栅长 的0.5倍。
影响匹配的一些因素
晶体管的匹配问题
• 用大小一致的晶体管 • 把大晶体管分解为几