EDA实验1lxm二选一数据选择器

实验一

二选一数据选择器VHDL设计

Quartus II 6.0开发环境与EDA实验箱使用

一实验目的

1．熟悉在Quartus II 6.0环境下原理图输入方法。

2．熟悉Quartus II 6.0环境下编辑、编译综合、仿真的操作方法。

3、掌握利用EDA软件进行电路设计的详细流程；

4、熟悉EDA实验箱的基本使用方法。学会对实验板上的FPGA/CPLD进行编程下

载，硬件验证自己的设计项目。

二实验仪器

PC机、Quartus II 6.0软件

三实验内容

1．详细解读教材117页。

2．在QuartusⅡ上输入该设计的原理图，并进行编辑、编译、综合、适配、仿真。

3．给出其所有信号的时序仿真波形。

四实验原理及步骤

1．启动Quartus II 6.0软件

在桌面上双击Quartus II 6.0图标

或者在开始—>所有程序—>Altera—> Quartus II 6.0，如下图

2．建立工作库文件夹及工程

任何一次设计都是一项工程（Project），所有此工程相关的所有设计文件都需要放在同一个文件夹里。不同的设计放在不同的文件夹中。

在E盘下建立一个存放本次设计的工程文件夹，比如“shiyan1”。

注意不要使用中文文件夹，文件夹的存放路径也不要包含中文。

注意本实验室计算机C盘和D盘是重启后复原，不要将任何文件和文件夹放置在桌面或者C、D盘下。

初次打开Quartus II 6.0，会有如图提示：

选择是的情况下，首先是新工程向导：介绍

下一步

下一步

下一步，选择目标芯片，首先在Family栏选择ACEX1K系列，然后选择此系列的具体芯片:EP1K30TC144-3。注意不要选成了EP1K30TC144-3。

下一步就点完成。

3．建立文本程序文件

选择File菜单下的New或者直接点击工具栏中的新建图标，选择新建文件类型为VHDL File。

接下来另存文件：保存时需更改文件名与项目名称一样，注意保存在同一个工程文件夹下面。

接下来就可以编写程序了。

4．全程编译

在左侧status栏是编译处理流程，包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等；最下栏是编译处理信息栏（messages），注意观察工程管理窗口下方的processing处理栏中的编译信息，双击该栏中的错误提示行，在弹出的VHDL文件中加以修改，反复如此，直到编译成功为止。

注意新建工程和新建VHDL源程序步骤可以互换。请同学们试试。

5．时序仿真

选择File菜单下的New或者直接点击工具栏中的新建图标，选择Other Files中的文件类型为

Vector Waveform File。

注意新建的Vector Waveform File名称为Waveform1.vwf，需要马上另保存取名为和实体名一致，并且保存在同一工程文件夹下。

将鼠标的光标移到需设置的信号上，单击该行使之变成蓝色，再进行激励信号设置，只对输入信号进行设置。常用的激励信号设置键介绍如下：

依次设置激励信号：

设置仿真时间：主菜单命令EDIT/end time：

仿真器参数设置见教材。然后启动仿真器，观察仿真波形并验证。

6．观察RTL电路图

Quartus II 可实现硬件描述语言或网表文件(VHDL、Verilog、BDF、TDF、EDIF、VQM) 对应的RTL电路图的生成, 其操作方法:选中Tools→Netlist Viewers项，在出现的下拉菜单中选择“RTL Viewer HDL”项。选择RTL Viewer，可以打开工程的RTL 电路图。双击图形中有关模块，或选择左侧各项，可逐层了解各层次的电路结构。对于较复杂的RTL电路，可利用功能过滤器Filter Destinations，由此产生相应的简化电路。

7、下载

按Quartus Ⅱ的原理图输入设计方法与流程完成半加器和全加器的输入、逻辑综合编译、仿真测试等步骤，得出正确的仿真波形图。最后进行对目标芯片（EP1K30TC144－3）进行编程下载，并进行硬件测试，验证本项设计的功能。

（1）．查看目标设备是否选择正确（这个应该在新建工程的时候就已经确定了，如果没有注意，那么这一步是必须的）：Assignments ——

>Dvice

EP1K30TC144-3

（2）．编译一次（必须的）

（3）．根据程序功能选择相应的电路模型，选择模式5

（4）．引脚绑定

菜单Assignments ——Assignment Editor ，

当一个项目的顶层实体设计完成后，就可以进行管脚锁定和约束。

锁定前先进行一些设置：Assignment →Device ，将未使用的管脚设置：input tri-stated(输入三态)

。参选实验电路模式5和附表一，若目标芯片EP1K30/50144-PIN TQFP ，键1（PIO0，引脚号为8）控制S ；输入信号a 、b 分别锁定在clock5(引脚号为56)引脚，clock0(引

接口电路

单片机接口电路

2

35

RS-232B4

12MHZA

键

复位P34

P33

P32

X1

X2

P31

P30

P35

RST GND

1

2

3

4

56

7

8

9

10

VCC

PIO11PIO12PIO13PIO14

AT89C2051

EU3P37P10P11P12P13P14P15P16P17VCC 11121314151617181920PIO15PIO24PIO25PIO26PIO27PIO28PIO29PIO30PIO31

7.2K PIO31

PIO29PIO30PIO28PIO27PIO26PIO25PIO2413

1415164D7D6D5

D4D35D26D1D07PIO37

+5

JP2

51pFC27

JP2(COMP)

COMP LM311VCC

10K -12

+124

8

23TL082/1

AIN0

AOUT

102

103

5.1K

R72765TL082/2

8

4

1

+12

-12

滤波0滤波1FIT

COMM

EU2DAC0832

1

18

17

10

3

2WR1

FB

9

3

211IOUT1IOUT2

12

/CS

WR2

XFER

A GND

D GND VREF

8

VCC

20

VCC

JP2(1/2,3/4)

D1PIO8

D2D3D4D5D6D7D8PIO9

PIO10

PIO11

PIO12

PIO15

PIO14

PIO13

实验电路结构图

NO.5

S P E A K E R

扬声器

FPGA/CPLD 目标芯片1

2

3

4

5

6

7

8

D16D15D14D13D12D11D10D9

PIO47-PIO44

PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译码器译码器

译码器PIO15-PIO8PIO0

PIO1PIO2PIO3PIO4PIO5PIO6PIO7键1

键2键3键4键5键6键7键8P I O 8J P 2(5/6)P I O 8

(23)(24)1216272610C L O C K 750102

C 30103

C 29P I O 37

P I O 35

C O M M

C O M P

A D E O C A D E N

J P 2

20

18161412108642191715131197531

r e f (-)r e f (+)I N -1I N -0692225717

1415818192021E U 1A D C 0809P I O 16

P I O 17P I O 18P I O 19P I O 20P I O 21P I O 22P I O 23

P I O 32

P I O 33P I O 35

P I O 34

m s b 2-12-22-32-42-52-62-7l s b 2-8E O C A D D -A A D D -B A D D -C A L E E N A B L E S T A R T