EDA实验1lxm二选一数据选择器

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EDA：实验六2选1和4选1多路选择实验

实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。

2、实现两个多路选择器,一个2选1,一个4选1。

3、学会用于VHDL语言进行程序设计。

二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。

当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。

说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。

sw3,sw2为4选1的地址，sw4为2选1的地址。

三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。

2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。

3、将实验板左端的JP103全部用短路帽接上（共八个）。

四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。

图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。

EDA技术与应用的二选一选择器

EDA 技术与应用的二选一选择器学院名称：东方学院专业：电子信息工程班级：学号：姓名：指导教师姓名：指导教师职称：2007年 4 月24日JIANGSU TEACHERS UNIVERSITY OF TECHNOLOGY 本科课程设计（论文）二选一选择器一.设计目的1.学习VHDL编程；2.进一步熟悉实验箱电路；二.设计指标及功能要求设计指标：（1）对所设计的小系统功能正确分析；（2）基于VHDL语言描述系统的功能；（3）在QUARTUSⅡ环境中编译通过；（4）仿真通过，并得到正确的波形；（5）给出相应设计报告；功能要求：1.用VHDL语言设计可控加减计数器；2.至少两层电路，底层有三种元件；3.使得其执行可控加，减记数；三.实验步骤1.建立Light目录，用于存放本实验所建立的文本2.点击“File New”,在出现的对话框中，选择“VHDL File”进入文本编辑器。

3.输入VHDL语言源文件。

4.点“Save as”，保存该源文件。

5.进行编译，点“start compilation”,若语句有错会有提示，修改后重新编译直到无错误。

6.点“File New”,选择“Vector Waveform File”,建立仿真输入文件.7.点“End time”,输入终止时间（表示波形长度）.点“light”将所有信号选中或部分选中。

点“start simulation”.运行波形，直至正确。

四、电路工作原理首先，用异或门控制输入端，加一个脉冲信号。

在其后方分别加上加法计数器和减法计数器：来一个脉冲，当异或门输出为0时，减法计数器开始工作，当输出为1时，加法计数器工作。

这样，利用给异或门加不同的信号来控制加减计数器。

五.各子模块设计与调试过程library ieee;use ieee.std_logic_1164.all;entity ora isport(a:in std_logic;b:out std_logic);end entity;architecture one of ora isbeginb<=not a;end architecture;library ieee;use ieee.std_logic_1164.all;entity noxa isport(a,b:in std_logic;c:out std_logic);end entity;architecture one1 of noxa isbeginc <= a xor b;end architecture;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10a isport(CP,EN:in std_logic;q:out std_logic_vector(3 downto 0)); end cnt10a;architecture one of cnt10a isbeginprocess(CP,EN)variable q1:std_logic_vector(3 downto 0);beginif(CP'event and CP='1') thenif EN='1' thenif(q1<9) then q1:=q1+1;else q1:=(others=>'0');end if;end if;end if;q<=q1;end process;end one;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity cnt10b isport(CP,EN:in std_logic;q: out std_logic_vector(3 downto 0)); end cnt10b;architecture one of cnt10b isbeginprocess(CP,EN)variable q1:std_logic_vector(3 downto 0);beginif(CP'event and CP='1') thenif EN='1' thenif(q1=0) then q1:="1001";else q1:=q1-1;end if;end if;end if;q<=q1;end process;end;library ieee;use ieee.std_logic_1164.all;entity kekong isport(a1,b1,cp1:in std_logic;cq1,cq2:out std_logic_vector(3 downto 0)); end entity;architecture wowo of kekong iscomponent noxa isport(a,b:in std_logic;c:out std_logic);end component;component ora isport(a:in std_logic;b:out std_logic);end component;component cnt10a isport(CP,EN:in std_logic;q:out std_logic_vector(3 downto 0)); end component;component cnt10b isport(CP,EN:in std_logic;q: out std_logic_vector(3 downto 0)); end component;signal k,j:std_logic;beginu1:noxa port map(a=>a1,b=>b1,c=>k);u2:ora port map(a=>k,b=>j);u3:cnt10a port map(EN=>k,CP=>CP1,Q=>cq1);u4:cnt10b port map(EN=>j,CP=>CP1,q=>cq2); end architecture wowo;六、波形调试：七、感想：通过对EDA程序的使用，我发现该程序的实用性！其次，对数字电路的知识也不能遗忘，还要正确使用VHDL语言，通过调试能正确的改错！并且对调试后的波形进行正确的分析。

二选一数据选择器

郑州工商学院
实验报告册所属课程名称：EDA技术及应用
院部：工学院
专业：电子科学与技术
班级：1702班
学号：170508070246
姓名：刘应许
指导教师：靳世红
1.新建一个工程,为工程指定工作目录,分配工程名称以及指定是最高层设计实体名称.将设计文件加入工程中,选择目标器件,选择综合器和仿真器,结束设计.
2.输入源文件,选择源文件类型,之后出现原理图文件编辑界面,工程中出现Block1.vhd文件.
3.输入VHDL代码.
4.打开波形编辑器,输入信号节点,编辑输入信号波形,观察仿真结果.仿真完成后可查看输出波形.
5.查看电路图.
二选一数据选择器
三人表决器。

2选1多路选择器 EDA实验报告-

EDA实验报告学生姓名:asfmla;m 学号:eafvpa[cv专业班级:电子3班组合电路设计一、实验目的熟悉quartusⅡ的VHDL文本设计全过程,学习简单组合电路的设计、多层次电路设计、仿真。

二、实验内容实验内容:首先利用quartusⅡ完成2选1多路选择器(例4-3的文本编译输入(mux21a.vhd和仿真测试等步骤,最后在实验系统上硬件测试,验证此设计的功能。

将此多路选择器看成一个元件mux21a,利用元件例化语句描述成三选一,然后进行编译、综合、仿真。

引脚锁定以及硬件下载测试。

建议选实验电路模式5,用键1(PIO0控制s0;用键2(PIO1控制s1;a3、a2和a1分别接clock5、clock0和clock2;输出信号outy仍接扬声器spker。

通过短路帽选择clock0接256HZ信号,clock5接1024HZ信号,clock2接8HZ信号。

最后选行编译、下载和硬件测试实验。

三、实验器材Quartus II软件。

四、设计思路/原理图五、实验程序实验内容1:二选一:library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b: in std_logic;s: in std_logic;y: out std_logic;end entity;architecture dataflow of mux21a is beginy<=a when s='0' else b;end architecture;实验内容2:三选一library ieee;use ieee.std_logic_1164.all; entity mux31a isport(a1,a2,a3: in std_logic;s0,s1: in std_logic;outy: out std_logic;end entity mux31a;architecture m31a of mux31a iscomponent mux21aport( a,b: in std_logic;s: in std_logic;y: out std_logic;end component;signal tmp: std_logic;beginu1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp;u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy;end architecture;六、实验步骤在E盘新建一个文件夹,用于存放工程。

EDA实验1lxm二选一数据选择器

实验一二选一数据选择器VHDL设计Quartus II 6.0开发环境与EDA实验箱使用一实验目的1．熟悉在Quartus II 6.0环境下原理图输入方法。

2．熟悉Quartus II 6.0环境下编辑、编译综合、仿真的操作方法。

3、掌握利用EDA软件进行电路设计的详细流程；4、熟悉EDA实验箱的基本使用方法。

学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。

二实验仪器PC机、Quartus II 6.0软件三实验内容1．详细解读教材117页。

2．在QuartusⅡ上输入该设计的原理图，并进行编辑、编译、综合、适配、仿真。

3．给出其所有信号的时序仿真波形。

四实验原理及步骤1．启动Quartus II 6.0软件在桌面上双击Quartus II 6.0图标或者在开始—>所有程序—>Altera—> Quartus II 6.0，如下图2．建立工作库文件夹及工程任何一次设计都是一项工程（Project），所有此工程相关的所有设计文件都需要放在同一个文件夹里。

不同的设计放在不同的文件夹中。

在E盘下建立一个存放本次设计的工程文件夹，比如“shiyan1”。

注意不要使用中文文件夹，文件夹的存放路径也不要包含中文。

注意本实验室计算机C盘和D盘是重启后复原，不要将任何文件和文件夹放置在桌面或者C、D盘下。

初次打开Quartus II 6.0，会有如图提示：选择是的情况下，首先是新工程向导：介绍下一步下一步下一步，选择目标芯片，首先在Family栏选择ACEX1K系列，然后选择此系列的具体芯片:EP1K30TC144-3。

注意不要选成了EP1K30TC144-3。

下一步就点完成。

3．建立文本程序文件选择File菜单下的New或者直接点击工具栏中的新建图标，选择新建文件类型为VHDL File。

接下来另存文件：保存时需更改文件名与项目名称一样，注意保存在同一个工程文件夹下面。

EDA实验报告1组合逻辑电路的设计

学院电子系实验报告学生姓名：班级：学号：课程：EDA技术实用教程一、实验题目：组合逻辑电路的设计二、实验地点：三、实验目的：1.熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

2．加深FPGA\CPLD设计的过程，并比较原理图输入和文本输入的优劣。

四、实验内容：1．首先利用QuartusⅡ完成2选1多路选择器（如图S1-1）的文本编辑输入(mux21a.vhd)和仿真测试等步骤。

最后在实验系统上进行硬件测试，验证本项设计的功能。

图S1-12．将此多路选择器看成是一个元件mux21a，利用原理图输出法完成图s1-2，并将此文件放在同一目录中。

图s1-2编译、综合、仿真本例程，并对其仿真波形作出分析说明。

最后在实验系统上进行硬件测试，验证本项设计的功能。

3．七段数码管译码器（Decoder）七段数码管译码器（Decoder）的输入为4位二进制代码，输出为7个表征七段数码管代码的状态信号。

下面为一个七段数码管译码器的VHDL源代码模型：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY display ISPORT(A：IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE ONE OF display ISBEGINPROCESS(A)BEGINCASE A ISWHEN "0000"=>LED7S<="0111111";--X"3F"->0WHEN "0001"=>LED7S<="0000110";--X"06"->1WHEN "0010"=>LED7S<="1011011";--X"5B"->2WHEN "0011"=>LED7S<="1001111";--X"4F"->3WHEN "0100"=>LED7S<="1100110";--X"66"->4WHEN "0101"=>LED7S<="1101101";--X"6D"->5WHEN "0110"=>LED7S<="1111101";--X"7D"->6WHEN "0111"=>LED7S<="0000111";--X"07"->7WHEN "1000"=>LED7S<="1111111";--X"7F"->8WHEN "1001"=>LED7S<="1101111";--X"6F"->9WHEN "1010"=>LED7S<="1110111";--X"77"->10WHEN "1011"=>LED7S<="1111100";--X"7C"->11WHEN "1100"=>LED7S<="0111001";--X"39"->12WHEN "1101"=>LED7S<="1011110";--X"5E"->13WHEN "1110"=>LED7S<="1111001";--X"79"->14WHEN "1111"=>LED7S<="1110001";--X"71"->15WHEN OTHERS=>NULL;END CASE;END PROCESS;END;编译、综合、仿真本例程，并对其仿真波形作出分析说明。

实验1：全加器及二选一数据选择器设计

GEXIN EDAPRO/240H 超级万能实验仪
实验1：实验：全加器及二选一数据选择器设计
一、实验前准备
• 本实验例子使用独立扩展下载板 EP1K10_30_50_100QC208(芯片为 EP1K100QC208)。EDAPRO/240H实验仪主板的 VCCINT跳线器右跳设定为3.3V； EDAPRO/240H实验仪主板的VCCIO跳线器组中 “VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的 VCCINT跳线器组设定为2.5V；独立扩展下载板 “EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。
（2）实验步骤） • 1）半加器图形设计文件输入（后缀为.gdf） →保存→建立设计项目→编译→创建默认符号； • 2）顶层文件设计： • 全加器图形设计文件输入→保存→建立设计项目→编译→引脚分配及锁定→功能仿真→时序分析；
H_adder
F_adder
引脚对应情况
实验板位置多路选择器信号 ain 通用目标器件引脚名 I/O 目标器件EP1K30TC144引脚号目标器件引脚号 85 86 87 88 1、数字开关SW9：、数字开关： 2、数字开关、开关SW10 3、数字开关、开关SW11 4、信号指示灯、
bincin L9I/O I/O I/O I/O
5、信号指示灯、
L10
89
四、实验内容
• 把全加器的输入接到拨码开关，输出端接2个LED 灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证全加器的工作状态
多路选择器的VHDL设计，熟悉使（2）通过完成选1多路选择器的）通过完成2选多路选择器的设计语言在Max+Plus II环境下设计简单的数字逻用VHDL语言在语言在环境输入设计流程。辑电路输入设计流程。

二选一数据选择器

二选一数据选择器目录一：数据选择器的基本原理 (3)二电路逻辑功能 (2)2.1 电路逻辑图 (2)2.2真值表与表达式 (3)2.3电路设计及仿真 (3)三版图设计 (5)3.1总体版图设计及DRC验证 (5)3.1.1数据选择器版图设计步骤 (5)3.1.2版图验证 (8)3.2版图仿真 (9)四数据选择器版图LVS对比 (10)五结论及体会 (12)一：数据选择器的基本原理数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。

它的作用相当于多个输入的单刀多掷开关，其示意图如下：图1 n位通道选择信号数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路、函数发生器及数码比较器等。

常见的数据选择器有4选1、8选1、16选1电路。

在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号下图所示为二选一数据选择器原理图，a,b为输入端，sel为控制端，out为输出端图1-1数据选择器原理图二电路逻辑功能2.1 电路逻辑图=+(S是数据选择控制端，S为0时选择A，为1时选S择B）Y SA SB要实现2选1选择器，逻辑电路图如下所示图2-1数据选择器逻辑电路图2.2真值表与表达式二选一数据选择器逻辑表达式为：Y SA SB =+根据逻辑表达式所列真值表如下图所示图2-2数据选择器真值表图2.3电路设计及仿真根据原理电路图并使用S-Edit 软件设计出数据选择器的电路图及对应符号图如下：S A B Y 01 1 1 1 0 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 0图2-3数据选择器符号图根据符号图并使用S-Edit软件设计出的数据选择器电路图如下所示图2-4数据选择器电路图导出的SPICE文件，如下图所示图2-5 spice文件加载包含文件，如下图所示图2-6 加载后的SPICE文件在其基础上进行仿真：下图从上到下依次为Y. S B A,结合逻辑表达式及真值表可知，电路为正确的图2-7 模拟波形仿真图三版图设计3.1总体版图设计及DRC验证3.1.1数据选择器版图设计步骤（1）新建文件夹：在电脑本地磁盘新建文件夹，文件夹名为shuju。

(EDA实验报告)201400121184

山东大学信息科学与工程学院EDA实验报告姓名：吴蔓学号：201400121184班级：电信工一班2016.5.31实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。

2．学习使用原理图进行设计输入。

3．初步掌握器件设计输入、编译、仿真和编程的过程。

4．学习实验开发系统的使用方法。

二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。

实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。

本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。

实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。

例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。

学会管脚锁定以及编程下载的方法等。

四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。

实验程序：library ieee;use ieee.std_logic_1164.all;entity mux4 isport (input:in std_logic_vector(3 downto 0);sel:in std_logic_vector(1 downto 0);y: out std_logic);end mux4;architecture rtl of mux4 isbeginprocess(sel,input)beginif sel=“00”theny<=input(0);elsif sel=“01”theny<=input(1);elsif sel=“10”theny<=input(2);elsey<=input(3)；end if;end process;end rtl;实验结果4选1数据选择器的截图：仿真波形图：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。

用文本输入法设计2选1多路选择器 EDA实验报告

用文本输入法设计2选1多路选择器1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的使用方法、多层次电路设计、仿真和硬件测试等内容。

其目的是熟悉QuartusII的VHDL文本设计流程全过程。

2．实验原理2选1多路选择器真值表s a b yL L ×LL H ×HH ×L LH ×H H3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤首先利用QuartusII完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，然后进行仿真。

最后在实验系统上进行硬件测试，实际验证本项实验的功能。

将设计好的2选1多路多路选择器看成是一个元件mux21a，利用元件例化语句描述下图，并将此文件放在同一目录E:\muxfile中。

5．实验内容及实验数据记录（1）程序设计ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;（2）软件编译（3）仿真波形图（4）硬件测试结果将程序下载到实验板，按下K1键可以得到不同的鸣叫效果。

改变频率的选择，可以改变蜂鸣器的鸣叫效果。

6．实验数据处理与分析（1）程序分析1、一般的，可综合的，即能将VHDL程序编译成可实现的电路端口模式有如下四种：IN(输入端口)，OUT(输出端口)，INOUT（双向端口），BUFFER(缓冲端口)，本二选一实验的实体中定义三个输入引脚分别为：a、b、s和一个输出引脚y,四个引脚的数据类型均为bit.2、使用VHDL描述语句实现功能当s=0时候选择输入a,当s=1时候选择输入b,即实现二选一的功能。

2选1数据选择器

信息学院上机实验报告学号：094100135 姓名：汤亚萍班级：09级B班课程名称：EDA设计与SOPC技术上机内容：2选1数据选择器上机实验性质：□综合性实验√设计性实验□验证实验实验时间：2012 年11 月14 日实验地点：睿智楼4幢415 实验设备：见下实验报告：（包括：目的、方法、原理、结果或实验小结等）。

一、实验目的：设计并实验一个2选1数据选择器。

二、实验原理2选1数据选择器的电路符号如图1所示。

输入信号：两个数据源a和b；选择端sel。

输出信号：选择输出端out。

利用选择端sel对输出端进行控制。

达到2选1数据选择器的效果。

a outbsel图1（mux2_1a）三、实验方法及步骤：1.根据实验要求，采用文本编辑法，利用verilog HDL语言描述2选1数据选择器，代码如下。

2.对写好的代码进行编译，编译成功后进行保存。

3.编译完成后在Quartus II软件中对其进行编译和引脚分配，最后把编译正确后得到的.sof文件下载到实验箱。

如图2所示：图24．实验结果验证：把生成的.sof文件下载到实验箱后，对应于自己分配的引脚与小灯连接好线。

观察小灯的亮、灭是否符合2选1数据选择器。

观察实验结果如下：当控制端sel=0时，a输出，当a=0时，小灯不亮，当a=1时，小灯亮；当控制端sel=1时，b输出，当b=0时，小灯不亮，当b=1时，小灯亮。

四、实验小结：通过这次实验让我学会了如何分析问题，并能根据问题的具体要求运用Verilog HDL语言进行描述。

写出相应的代码，实现要到达的实验结果。

同时还让我对Quartus II软件的一些基本属性和功能掌握得更加熟练和完整。

但仍存在着不足，运用Verilog HDL语言进行功能描述是非常的灵活的，有多种设计方法。

要真正熟练的掌握和运用并不是件容易的事。

还需要多加练习。

任课教师评语：教师签字：年月日注：每学期至少有一次设计性实验。

每学期结束请任课教师按时按量统一交到实验中心处。

EDA实验报告8位二选一多路选择器

学号：201400800093 姓名：胡玲专业：电子信息科学与技术科目：电子设计自动化EDA 实验名称：8位二选一多路选择器
一．实验要求
实验要求：1通过有限状态机的VHDL设计初步了解VHDL表达和设计电路的方法2根据学过的一位二选一选择器改进VHDL语言而掌握8位二选一多路选择器
三．RTL图
四．波形仿真图：
由源代码可知a_fin=a_dis,b_fin=b_dis,但由波形仿真图可知在同一时刻它们并不一定相等，而是存在延迟，结果s_fin也是和对应的输入值存在延迟，如果不考虑延迟，结果正确。

例：t=40ns时输入是1010+0001结果是1011，无进位。

五：实验结果
1.用开关sw17-14表示输入的四位二进制A（17-14分别表示A0-A3），并用LEDR17-14显示。

sw13-10表示输入四位二进制B（13-10分别表示B3-B0）并用LEDR13-10显示。

KEY0用于复位KEY1用于做时钟信号LEDR3-0表示输出的四位二进制数LEDG8（绿灯）显示进位输出。

2.按下复位键—用开关确定输入值（例如输入为1111+1000）—按下时钟信号键—可显示红灯为0111以及绿灯亮有进位。

3.可知结果正确。

六．实验体会及心得
1.做实验前先预习实验内容，学以致用和大胆改进很重要。

2.代码写错没关系，几十个错误也没关系，不能复制粘贴那样学不到东西，与同学探讨很有意义，最后结果出来再回过头研究代码会觉得更了解每一步代码。

3.实验过程中切记避免心浮气躁，急于出结果，如果实在没思路可以看同学代码但一定要看懂在之上进行改变看结果。

1.2选1数据选择器实例1q

endmodule
连线类型 wire:内部节点或连线
位运算符：
按位与(&)、按位取反(~) 和按位或|
数据流
y=sa+sb 型描述
a
d
s Y
b
e
2选1数据选择器实例2
位运算符
按位与(&)和按位或(|),按位取反(~) 。参与运算两个数位数不同时，采用右对齐。X为任意项、Z为高阻。
&0 1 x z 00000 101xx x0xxx z0xxx
按位与
| 01xz 001xx 11111 xx1xx zx1xx
按位或
~ 01 10 xx zx
按位取反
2选1数据选择器实例2
位运算符按位异或(^)、按位同或(^~，异或非)
^0 1 x z 001xx 110xx xxxxx zxxxx
^~ 0 1 x z 010xx 101xx xxxxx zxxxx
not u1 (ns, s); and u2 (sela, a, ns); and u3 (selb, b, s); or u4 (y, sela, selb); endmodule
调用模块的过程，称为实例化。 <模块名> <实例名> <端口列表>;
a s
U1 ns
U2 sela
U4
U3
Y
b
selb
按位异或
按位同或
2选1数据选择器实例 3
module Mux21 (a,b,s,y); input a,b; input s; output y; reg y;
always @( a or b or s)
if (!s) y = a; else y = b;

双二选一多路选择器的设计

实验四：双二选一多路选择器的设计1.实验目的（1）学习isEXPERT/MAX+plus Ⅱ/Foudation Series软件的基本使用方法。

（2）学习GW48-CK EDA实验开发系统的基本使用方法。

（3）学习VHDL基本逻辑电路的综合设计应用。

2.实验内容设计并调试好二选一多路选择器的设计，并用GW48_CK EDA实验开发系统（拟采用的实验芯片的型号为isPLSI1032E OLCC_84）进行硬件验证。

3.实验条件（1）画出系统的原理框架图，说明系统中各主要部分的功能。

（2）编写各个VHDL源程序。

（3）根据选用的软件编好用于系统仿真的测试文件。

（4）根据选用的软件及EDA实验开发装置编好用于硬件验证的管脚锁定文件。

（5）记录系统仿真、硬件验证结果。

（6）记录式样过程中出现的问题及解决方法。

4.实验设计（1）系统原理图框架双2选1多路选择器逻辑图（2）VHDL源程序library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s:in bit;y:out bit);end mux21a;architecture one of mux21a isbeginprocess(a)begincase a iswhen '0'=>y<=a;when '1'=> y<=b;when others=>null;end case;end process;end architecture one;library ieee;use ieee.std_logic_1164.all; entity muxk isport(a1,a2,a3:in std_logic; s0,s1:in bit ;outy:out std_logic);end entity muxk;architecture art of muxk is signal tmp: std_logic; beginprocess(s0)isbegincase s0 iswhen'0'=>tmp<=a2;when'1'=>tmp<=a3;end case;end process;process(s1)isbegincase s1 iswhen'0'=>outy<=a1; when'1'=>outy<=tmp;end case;end process;end architecture art;（3）波形仿真文件Modul muxk;A1,a2,a3,s0,s1,outy pin; Test_vectors([s1,s0,a3,a2,a1]->outy) [0,0,0,0,0]->[x];[1,1,0,0,1]->[x];[0,0,0,1,0]->[x];[1,1,0,1,1]->[x];[0,0,1,0,0]->[x];[1,1,1,0,1]->[x];[0,0,1,1,0]->[x];[1,1,1,1,1]->[x];[0,0,0,0,0]->[x];[1,1,1,1,1]->[x];（4）管脚锁定文件管脚锁定图管脚锁定文件//muxk.ppn//part: isPLSI1032E OLCC_84 //fromat:pinnanme pintype lock s1 in 84s0 in 42a3 in 44a2 in 2a1 in 1outy out 195.实验结果及总结（1）系统仿真情况系统功能仿真结果系统时序仿真结果（2）硬件验证情况（3）实验开发过程中出现的问题及解决的方法1)在编写源文件时，case情况没有列完，修改后正常编译。

实验1 2选1多路选择器

本科学生综合性实验报告学号114090315 姓名李开斌学院物电学院专业、班级11电子实验课程名称电子设计自动化（EDA实验）教师及职称罗永道副教授开课学期2013 至2014 学年下学期填报时间2014 年５月20 日云南师范大学教务处编印实验序号１实验名称数码管扫描显示电路实验时间2014年5月20日实验室同析楼114一．实验预习1.实验目的:1、了解时序电路设计；2、熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试。

2．实验原理、实验流程或装置示意图：在数字电路模块中，作为组合电路，2选1多路选择器具备了简单性、典型性和代表性等诸多特性。

本节首先拟以此多路选择器作为一个情景（Episode）电路模块，来考察其对应的VHDL表述与设计，从而引出相关的VHDL基本结构，语句表述、数据规则和语法特点的说明和讨论，使读者能够借此迅速地把握VHDL对于组合电路描述的核心语法和基本设计方法。

２选１多路选择器（假设此模块的期间名是ｍｕｘ２１ａ）的电路模型或元件器件如图３—１所示。

图中，ａ、ｂ是２个数据通道输入端口；ｓ是通道选择信号控制端；ｙ是数据输出端；当ｓ取值分别为０和１时，输出端ｙ将分别输出来自于输入口ａ和ｂ的数据。

此选择器对应的逻辑电路如图３－２所示，可以认为是此多路选择器的内部电路结构。

3．实验设备及材料电脑一台，QuartusII 实验平台，EDA实验箱4．实验方法步骤及注意事项实验方法：打开Ｑuartus ii软件，按照实验步骤，建立VHDL工程。

２选１多路选择器模型如下：注意事项：在仿真时要先设置仿真功能和生成功能仿真网表。

二．实验内容1．实验现象与结果（1）实体表达式如下：ENTRTY e_name ISPORT(p_name：port_m data_type：．．．p_name i：port_m i data_type)；END ENTRTY e_name；【例３－２】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21a ISPORT ( a, b, s : IN STD_LOGIC ;y : OUT STD_LOGIC ); END ENTITY mux21a ; ARCHITECTURE one OF mux21a ISSIGNAL e : STD_LOGIC ;SIGNAL d : STD_LOGIC ;BEGINd <= a AND (NOT s) ;e <= b AND s ;d <= d ORe ;END ARCHITECTURE one ;【例３－３】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21b ISPORT ( a, b, s : IN STD_LOGIC ;y : OUT STD_LOGIC ); END ENTITY mux21b ; ARCHITECTURE one OF mux21b IS BEGINPROCESS (a, b, s) BEGIN电路时序波形如下所示：Symbol2．对实验现象、实验结果的分析及其结论首先，仿真结果出现延时，应该将a，b，s的周期增大些，且要保证单位为us，刚开始做实验内容（一）时，文件夹名字与程序中所用的实体名不一致，导致程序运行时无法找到文件夹，无法正常工作，经更改后，正常运行，同时文件夹名字不用汉字和数字，以免出错。

实验1：全加器及二选一数据选择器设计共29页PPT

实验1：全加器及二选一数据选择器设计
16、自己选择的路、跪着也要把它走完。 17、一般情况下)不想三年以后的事，只想现在的事。现在有成就，以后才能更辉煌。
18、敢于向黑暗宣战的人，心里必须充满光明。 19、学习的关键--重复。
20、懦弱的人只会裹足不前，莽撞的人只能引为烧身，只有真正勇敢的人才能所向披靡。
Thank you
Hale Waihona Puke 6、最大的骄傲于最大的自卑都表示心灵的最软弱无力。——斯宾诺莎 7、自知之明是最难得的知识。——西班牙 8、勇气通往天堂，怯懦通往地狱。——塞内加 9、有时候读书是一种巧妙地避开思考的方法。——赫尔普斯 10、阅读一切好书如同和过去最杰出的人谈话。——笛卡儿

EDA技术实验指导书

可编程逻辑设计实验指导书2010.9实验一利用原理图输入法设计简单组合电路一、实验目的：熟悉QuartusII软件界面, 学习简单组合电路的多层次化电路设计方法，掌握文本输入和原理图输入设计方法。

掌握时序仿真测试及测试结果分析的方法。

二、实验原理：三选一数据选择器可以由两个二选一数据选择器构成，原理图如图1 所示。

图1 三选一数据选择器上图中，二选一数据选择器MUX21A的功能如下：当s=0时，y=a；当s=1时，y=b 。

两个MUX21A 如上图连接后，实现三选一功能s1s0=00,outy=a1；s1s0=01,outy=a1；s1s0=10,outy=a2；s1s0=11,outy=a3。

三、实验内容：1.利用QuartusⅡ完成2选1多路选择器MUX21A的文本编辑输入，然后编译、仿真，检查程序设计正确无误后，生成一个元件待用。

给出文本设计文件和仿真波形图。

entity mux21a isport (a,b:in bit;s:in bit;y:out bit);end entity mux21a;architecture one of mux21a isbeginy<=a when s='0' else b;end architecture one;INCLUDEPICTURE "C:\\Documents and Settings\\Administrator\\Application Data\\Tencent\\Users\\970546411\\QQ\\WinTemp\\RichOle\\97Y2MLW9QPY[F5VI2 9$OZ{2.jpg" \* MERGEFORMATINET2.利用原理图输入法，按照图1进行连线，完成三选一电路的设计。

然后编译、仿真测试，结果正确后锁定管脚，下载到FPGA芯片中，进行硬件测试。

给出原理图设计文件和仿真设计图。

实验报告一多路选择器课件.doc

计算机组成原理实验报告——实验一多路选择器的设计与实现专业：计算机科学与技术（师范）姓名：XXX学号：指导老师：[新@版*&版^]完成日期：一、实验目的1、回顾多路选择器的原理2、熟悉Logisim 软件的使用方法3、熟悉ISE 软件的开发过程4、锻炼使用VHDL 语言面熟硬件的能力5、熟悉Digilent Nexy3 FPGA 开发板二、实验内容用两种方法实现一个两位数据的 2 选1 多路选择器1、用Logisim 软件设计 2 选1 多路选择器并进行仿真2、使用VHDL 语言设计 2 选1 多路选择器，并在ISE 环境下进行综合、仿真、调试，并下载到Digilent Nexy3 FPGA 开发板进行验证三、实验过程第一部分：用Logisim实现2选1多路选择器Step 1：创建工程2 选1 多路选择器的逻辑表达式：Z=（A* S ）+（B*S ），由此可知一个 2 选1 多路选择器需要用到与、或、非三种逻辑门电路Step 2：添加元件添加U1、U2、U3、U4 四个与门电路，U5 一个非门电路，U6、U7两个或门电路添加A0、A1、B0、B1、S五个输入端口，Z0、Z1两个输出端口完成后如下图所示：Step3：连线完成后如下图所示：Step 4：仿真Step 5：编辑电路外观Step 6: 电路应用四、实验结果第一部分：用Logisim实现2选1多路选择器实验结果1、表格：序输入输出号A1A0 B1B0 S Z1Z0（预期) Z1Z0(实际)1 00 01 1 01 012 00 10 1 10 103 00 11 1 00 114 01 00 0 01 015 10 00 0 10 106 11 00 0 11 112、截图实验心得[新版%^新版&]五、通过实验我熟悉了Logisim软件的使用方法，并且掌握了多路选择器的设计与实现。