北大集成电路版图设计课件_第9章集成电路版图设计实例
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集成电路CAD版图设计PPT课件
7
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
23
距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
23
距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
版图设计课件 PPT
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(3)掺杂：在半导体基片的一定区域掺入一定浓度的杂质 元素，形成不同类型的半导体层，来制作各种器件。掺 杂工艺主要有两种：扩散和离子注入。
扩散：在热运动的作用下，物质的微粒都有一种从高浓 度的地方向低浓度的地方运动的趋势。在IC生产中，扩 散的同时进行氧化。
结论：对采用PN结隔离的双极IC基本工艺，与制作NPN 晶体管的基本工艺相比，只需增加外延工艺，当然工艺步 骤要增加不少。
一、双极集成电路工艺的基本流程
PN结隔离双极IC工艺基本流程
衬底材料(P型硅)－ 埋层氧化－埋层光刻 －埋层掺杂(Sb)外延 (N型硅)隔离氧化－隔离光刻 －隔离掺杂(B)－ 基区氧化－基区光刻 －基区掺杂(B)和发射区氧化－
一、双极集成电路工艺的基本流程
工艺类型简介
按照制造器件的结构不同可以分为： 双极型：由电子和空穴这两种极性的载流子作为在有源
区中运载电流的工具。 MOS型：PMOS工艺、NMOS工艺、CMOS工艺 BiCMOS集成电路：双极与MOS混合集成电路
按照MOS的栅电极的不同可以分为： 铝栅工艺、硅栅工艺（CMOS制造中的主流工艺）
(2) 光刻2：场氧光刻，又称为有源区光刻。将以后作为有源区区域的 氧(3化) 氧层化和氮层化生硅长层。保在留没，有其氮余化区硅域层的保氧护化的层区和氮化硅全部去除。 域（即场区）生长一层较厚的氧化层。图中 表面没有氧化层的区域即为有源区。
三、CMOS集成电路工艺流程
3. 生长栅氧化层和生成多晶硅栅电极 确定了有源区以后，就可以制作MOS晶体管。首先按下述步骤生长栅 氧化层和制作栅电极。 (1) 生长栅氧化层。去除掉有源区上的氮化硅层及薄氧化层以后，生长 一层作为栅氧化层的高质量薄氧化层。 (2) 在栅氧化层上再淀积一层作为栅电极材料的多晶硅。 (3) 光刻3：光刻多晶硅，只保留作栅电极以及起互连作用的多晶硅。 光刻后的剖面图如图所示。
集成电路版图设计9——
共用电源节点以节省面积； 确定源极连接和漏极连接所需接触孔的最小数目；
（栅长乘以栅宽，称为栅区），因为不能改变栅长 和栅宽，所以无法改变寄生电容。
但可以在不改变栅区大小的情况下减少寄生电阻—
—把晶体管分裂成小的晶体管，并将其并联，每个 晶体管的相同端必须被连接在一起，这样有效栅宽 没有改变，但寄生电阻减小了。
L
W
Ⅰ
Ⅱ
Ⅲ
Ⅳ S G
D
源漏区共用
Ⅰ A B A Ⅱ B A Ⅲ B A Ⅳ B
KP KN
KN
n W
tox
W K L L
工艺设计规则
用特定工艺制造电路的物理掩膜版图都必须遵循一
系列几何图形排列的故则，这些规则称为版图设计 规则。
通过适度的图形排列可以得到较高的成品率，通过
将芯片上不同的器件进行高密度放置能得到更高的 面积利用率，但这两者常常是相互矛盾的。
接触和通孔：用于确定绝缘层上的切口（cut）。绝缘层用 于分隔导体层，并且允许上下层通过切口或“接触”孔进行 连接，像金属通孔或接触孔就是这类例子。在钝化层上为绑 定pad开孔则是接触层的另一种情况。
分层和连接（2）
注入层：这些层并不明确地规定一个新的分
层或者接触，而是去定制或改变已经存在的 导体层的性质。 绘图层：制版工艺所要求的最小数目的层 掩模层：生成光学掩膜 隔离层：隐含于掩模层之中 绘制的图形的方式——“多边形”（polygon） 和“线形”（path）
接口到该设计的各部分之间的电源电阻（电源线
的宽度、电源线网格）； 与其他设计的接口（单元排列、与其他单元进行 无缝接合的单元设计）； 阱接触孔和衬底接触孔通常都是连接到电源上的。
第9章-1北大微电子课件
βI
2 (Vi − VTI ) 2 =
βL
2
(VDD − VO − VTL ) 2
VIL = 2.10 V
V NML = VIL − VOL = 2.10 − 0.16 = 1.94(V )
V NMH = VOH − VIH = 5 − 3.06 = 1.94(V )
4、瞬态特性 不考虑MOSFET自身的存贮时间和渡越时间，仅考虑对负载电容 的充电、放电时间；对负载电容充电时，充电电流由TL提供；电 容放电时，负载电容的放电电流仅通过倒相管TI；假定输入信号 Vi的波形是理想的方波。 图为MOS反相器的工作波形图。
DSI
=
βI
2
2
(Vi − VTI )
2
图9.2.2 反相器传输曲线的分区
I DSL =
βL
(VGSL − VTL )2 = β L (VDSL − VTL )2 = β L (VDD − VO − VTL )2
2 2
VO = (VDD − VTL ) − β R (VI − VTI )
βI W = β L L I
• • • •
寄生双极型晶体管： 寄生双极型晶体管： 1、以源、漏、衬底构成的横向NPN管 2、场区MOSFET形成的NPN管。 影响：寄生双极型晶体管的存在，使MOSFET还没有开 启，而NPN管有可能导通，产生源漏之间的电流。 • 防止寄生效应的方法：一是使得寄生NPN的有效基区宽 度比较大（载流子在基区已经复合掉），第二个是使得 衬底保持负电位（使得NPN的两个结都是反偏）。
CMOS IC：N沟和p沟两种MOSFET同时存在 右边：在N型衬底上形成P型扩散区（P阱）， N管的源（漏）区， p阱，及N型衬底构成纵向NPN管， 左边：P管的源（漏）区，N型衬底，P阱构成横向PNP管； 横向PNP管的发射极和纵向NPN管的基极相连，构成PNPN管，使 得CMOSIC中出现负阻电流特性。 负阻电流特性。 负阻电流特性 寄生电流经过两次放大，形成恶性循环
2 (Vi − VTI ) 2 =
βL
2
(VDD − VO − VTL ) 2
VIL = 2.10 V
V NML = VIL − VOL = 2.10 − 0.16 = 1.94(V )
V NMH = VOH − VIH = 5 − 3.06 = 1.94(V )
4、瞬态特性 不考虑MOSFET自身的存贮时间和渡越时间，仅考虑对负载电容 的充电、放电时间；对负载电容充电时，充电电流由TL提供；电 容放电时，负载电容的放电电流仅通过倒相管TI；假定输入信号 Vi的波形是理想的方波。 图为MOS反相器的工作波形图。
DSI
=
βI
2
2
(Vi − VTI )
2
图9.2.2 反相器传输曲线的分区
I DSL =
βL
(VGSL − VTL )2 = β L (VDSL − VTL )2 = β L (VDD − VO − VTL )2
2 2
VO = (VDD − VTL ) − β R (VI − VTI )
βI W = β L L I
• • • •
寄生双极型晶体管： 寄生双极型晶体管： 1、以源、漏、衬底构成的横向NPN管 2、场区MOSFET形成的NPN管。 影响：寄生双极型晶体管的存在，使MOSFET还没有开 启，而NPN管有可能导通，产生源漏之间的电流。 • 防止寄生效应的方法：一是使得寄生NPN的有效基区宽 度比较大（载流子在基区已经复合掉），第二个是使得 衬底保持负电位（使得NPN的两个结都是反偏）。
CMOS IC：N沟和p沟两种MOSFET同时存在 右边：在N型衬底上形成P型扩散区（P阱）， N管的源（漏）区， p阱，及N型衬底构成纵向NPN管， 左边：P管的源（漏）区，N型衬底，P阱构成横向PNP管； 横向PNP管的发射极和纵向NPN管的基极相连，构成PNPN管，使 得CMOSIC中出现负阻电流特性。 负阻电流特性。 负阻电流特性 寄生电流经过两次放大，形成恶性循环
《集成电路设计》PPT课件
薄层电阻
1、合金薄膜电阻
采用一些合金材料沉积在二氧化 硅或其它介电材料表面，通过光 刻形成电阻条。常用的合金材料 有： 钽 Ta 镍铬Ni-Cr 氧化锌 ZnO 铬硅氧 CrSiO
2、多晶硅薄膜电阻
掺杂多晶硅薄膜也是一个很好的电阻 材料，广泛应用于硅基集成电路的制 造。
3、掺杂半导体电阻
不同掺杂浓度的半导体具有不同 的电阻率，利用掺杂半导体的电 阻特性，可以制造电路所需的电 阻器。
sio2
半导体
串联 C=
Ci Cs Ci +Cs
Tox
N+
P
sio2
金 属
PN金+sio属2
纵向结构
横向结构
MOS 电容电容量
ε ε Cox=
A 0 sio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为 了减小串联电阻及防止表面出现耗尽层。
Csub s
（b）
（c）
§ 4.3 集成电路的互连技术和电感
互连线
单片芯片上器件之间互连：金属化工艺，金属铝 薄膜 电路芯片与外引线之间的连接(电路芯片与系统的 互联)：引线键合工艺
为保证模型的精确性和信号的完整性，需要对互连线的版图结构加以约 束和进行规整。
各种互连线设计应注意的问题
为减少信号或电源引起的损耗及减少芯片 面积，连线应尽量短。
第四章
集成电路设计
第四章
集成电路是由元、器件组成。元、器件分为两大类：
无源元件 电阻、电容、电感、互连线、传输线等
有源器件 各类晶体管
集成电路中的无源源件占的面积一般都比有源器件大。 所以设计时尽可能少用无源元件，尤其是电容、电感和大阻值的电阻。
《集成电路版图设计》课件
元器件工作原理
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
集成电路版图设计教程
特点：1）版图为4行结构，中间两行构成反相器，多晶从第2行延伸到第3行就形成反相器。 2）第1行和第4行构成传输门，虽然被第2、3行分隔开，但这两行MOS管不需要多晶共用，只用金属进行源漏连接，即使这些金属连线跨过中间两行有源区，也不会形成寄生MOS管。 3）CP多晶放在Vdd线下，CPb多晶沿Vss水平布线，在中央部位，这两条多晶都从有源区的空隙分别延伸到Vdd和Vss线附近，与传输门器件的栅级连接。 4）主触发器采用钟控反相器，节省一根金属连线。
中心区域多晶交叉连接细节图
M3和M4的宽长比很大，M3a、M3b、M4a和M4b都采用多管并联的结构。这四个MOS管的源已经连接到Metal1导线，为了避免和Metal1交叉短路, M3和M4的漏极要用Metal2连接。Metal2有很多通孔和很宽的导线，使电流能够a和M5b。
第九章 版图设计实例
单击添加副标题
汇报人姓名
2018
CMOS门电路
01
2019
CMOS RAM单元及阵列
02
2020
CMOS D触发器
03
2021
CMOS放大器
04
2022
双极集成电路
05
主要内容
1. CMOS门电路 (1) 反相器
版图1特点:多晶栅竖直排列,MOS管源区面积小,因而反相器面积也小。 版图2特点:多晶栅水平排列,MOS管漏极金属与电源、地金属线之间的空档允许其它金属线通过,因水平尺寸较大而使面积稍大一些。
由于全部电流都要通过输入晶体管中的每一个，例如，有时整个电流完全在M3，当差分信号关断时，M3关断M4接通，整个电流又完全在M4，信号每摆动一次就切换一次，为了承受这一电流，在M3和M4之间的金属线需要达到一定的宽度，采用二条金属线连接M3和M4的源极，并且从M4b和M3b的中间向下，这样，M3导通时电流将通过M3a和M3b，即它的两半把电流向下送到中心导线。
《集成电路版图设计》课件
布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如 避免交叉、减少绕线、保持线宽一致 等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性 等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单 元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电 压。
电感器
用于实现电路中的电感功能，用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式，以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分，实现电路的导通。
弧线
用于表示不同层之间的过渡， 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷 和过滤信号。
《集成电路设计》课件
掺杂与刻蚀
在晶圆表面进行掺杂和刻蚀， 形成电路元件和互连结构。
晶圆制备
将高纯度硅晶棒进行切片，得 到晶圆片，作为集成电路制造 的基础材料。
图案转移
将设计好的电路图案通过光刻 技术转移到晶圆表面，形成电 路图形。
金属化与封装
在晶圆表面沉积金属，形成电 路的互连线路，并将单个芯片 封装成最终的产品。
集成电路工艺材料
详细描述
数字集成电路设计案例通常包括门电路设计、触发器设计、寄存器设计等，这些基本单元是构成复杂数字系统的 基石。此外，数字系统级的设计案例包括微处理器、微控制器、数字信号处理器等，这些系统级芯片广泛应用于 计算机、通信、控制等领域。
模拟集成电路设计案例
总结词
模拟集成电路设计案例主要涉及放大器、滤波器、比较器等模拟电路单元的设计，以及模拟系统级的 设计。
电视、音响、游戏机 等。
工业控制
PLC、DCS、机器人 等。
汽车电子
发动机控制、ABS、 ESP等。
02
集成电路设计基础
集成电路设计流程
需求分析
对产品需求进行调研，明确设计目标、性能 指标和限制条件。
规格制定
根据需求分析结果，制定出具体的规格说明书 ，包括芯片功能、性能参数等。
架构设计
根据规格说明书，设计出芯片的总体结构，包括 各个模块的组成和相互关系。
电路仿真工具
用于模拟电路的行为和性能， 常用的有ModelSim和 Matlab Simulink。
物理设计工具
用于将电路设计转换为版图， 常用的有Cadence和 Synopsys。
测试工具
用于测试芯片的性能和功能， 常用的有JTAG和Boundary Scan。
集成电路工艺和版图设计参考ppt课件
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
微电子制造工艺
23.02.2024
Jian Fang
1
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
23.02.2024
Jian Fang
10
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Process Specialties has developed the world's first production 300mm Nitride system! We began processing 300mm LPCVD Silicon Nitride in May of 1997.
23.02.2024
Jian Fang
12
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Currently our PS300A and PS300B diffusion tools are capable of running both 200mm & 300mm wafers. We can even process the two sizes in the same furnace load without suffering any uniformity problems! (Thermal Oxide Only)
微电子制造工艺
23.02.2024
Jian Fang
1
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
23.02.2024
Jian Fang
10
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Process Specialties has developed the world's first production 300mm Nitride system! We began processing 300mm LPCVD Silicon Nitride in May of 1997.
23.02.2024
Jian Fang
12
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Currently our PS300A and PS300B diffusion tools are capable of running both 200mm & 300mm wafers. We can even process the two sizes in the same furnace load without suffering any uniformity problems! (Thermal Oxide Only)
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22
9.5静电保护电路设计实例
到电路
1.MOS管型静电保护
NMOS GND
P管与N管距离 要远，防闩锁
PAD
VCC
PMOS
23
9.5静电保护电路设计实例
2. 二极管型静电保护
到电路 衬底和 N+构成 的二极管
GND
二极管 标识层
PAD
VCC N阱中的 P+和N+ 构成的二 极管
24
9.5静电保护电路设计实例
8
1:8比例PNP管对称设计
43
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
虚拟管 虚拟管
1
虚拟管
虚拟管
4
1:4比例PNP管对称设计
44
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
1:4比例PNP管对称设计 1:8比例PNP晶体管版图
45
9.7带隙基准源版图实例
对称电阻版图设计
26
9.5静电保护电路设计实例
电源静电保护
栅电容
泄放管
GND
VCC
27
9.5静电保护电路设计实例
二级保护
VCC 二级保护 PAD 限流电阻 二级限流电阻
28
9.5静电保护电路设计实例
二级保护
至内部电路 VCC GND
二级限流电阻
一级保护
29
9.6运算放大器版图设计实例
原理图
VCC Q8 Q3 Q6
垂直走向MOS管结构 水平走向MOS管结构
6
9.2 数字版图设计实例
1.反相器-并联反相器的版图
直接并联
共用漏区
7
9.2 数字版图设计实例
2.与非门
VCC A Q1 Q2 OUT B Q3
Q4
按电路图转换
MOS管水平走向设计
8
9.2 数字版图设计实例
3.或非门
VCC A Q1
B
Q2 OUT Q3 Q4
低度对称方案设计
三管拆分版图设计
36
9.6运算放大器版图实例
偏置电流源版图设计
Q8 Q6 Q6 Q3 Q3 Q6 Q6
VCC Q8 漏端
Q3漏端
Q6漏端
重点考虑Q3和Q6管的 对称性的高优先级， 将Q3和Q6管利用叉指 结构方式设计，属于 高度对称版图设计。
高度对称方案设计
37
9.6运算放大器版图实例
R3 1 3 2 3 1 3 2 3
2
1
2
1
2
3
1
3
2
3
1
3
R1和R2的共质心结构版图设计
加入R3后的共质心版图设计
49
9.7带隙基准源版图实例
总体版图实例
比例电阻
运算放大器
1:8 晶体管
50
9.8芯片总体设计
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果 总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位 置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远 的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔 离，反之亦然。 其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触， 一层接电源的N阱构成的隔离环来进行隔离。对于整个模拟部分和数 字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电 路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。 隔离环包的层数越多，理论上吸收衬底噪声效果越好。但是要避免数 字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字 地的噪声会串扰到模拟地。从而使模拟地受到干扰。
3. 限流电阻画法
限流电阻 电阻标识层 金属1
1. 电阻尽量做的尽量宽一些，主要有两方面的考虑，一是电阻本身做 的宽能够有更大的电流容限，二是电阻做的宽，可以在其上放置更多的接 触孔。 2．电阻两头的接触孔一定要离金属的边缘远一些，因为在静电放电时， 瞬间会有大电流，放电通路上会产生一个瞬时的高温，相比较与单纯的金 属而言，用于连接金属和电阻的接触孔的阻值较大，温度会更高，所以包 围接触孔的金属的边缘要远离接触孔，防止金属烧断。
41
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
集电区 衬底接触 基区 N阱中的N+ 发射区 N阱中的P+ N阱
BJT 标识层
42
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
1
带隙基准源中，PNP 晶体管的比例一般是 1:4或是1:8，为对称起 见，采用3×3排列。 对1:8比例的设计如图
输入对管叉指结构电流流动
34
9.6运算放大器版图实例
版图实例
差分对管源端
N阱
阱接触
Q2管漏端
Q1管漏端
35
9.6运算放大器版图实例
偏置电流源版图设计
Q8 Q3 Q3 Q6 Q6 Q6 Q6
Q8 Q6 Q3 Q6 VCC Q8 漏端 Q6 Q3 Q6
VCC Q8 漏端
Q3漏端
Q6漏端
Q3漏端
Q6漏端
1
2
1
2
1
2
1
2
R1与R2的叉指结构
46
9.7带隙基准源版图实例
对称电阻版图设计
R3
3
3
1
2
1
2
3
3
3
3
1
2
1
2
3
3
插入R3后的结构1
47
9.7带隙基准源版图实例
对称电阻版图设计
R3
1
3 2
3 1
3 2
3 1
3 2
3 1
3
2 3
插入R3后的结构2
48
9.7带隙基准源版图实例
对称电阻版图设计
1 2 1 2
R Q4 带隙基准源版图实例
寄生PNP双极型晶体管版图设计
C P+ N+ B E P+ N阱 N+
P型衬底
采用CMOS工艺实现PNP双极型晶体管。在N阱工艺条件下，PNP晶体管一 般采用图9.49中的结构实现，N阱中的P+区（与PMOS管的源漏区相同）为 发射区 ，N阱本身为基区，P型衬底为集电区，因为是N阱工艺，所以P型衬 底接至系统最负电源（或地）。
第九章 集成电路版图设计实例
1
反相器 与非门和或非门
常用版图设计技巧
传输门 三态反相器
集 成 电 路 版 图 设 计 实 例
数字版图设计实例
多路选择器 D触发器
模拟版图设计前注意事项 模拟版图设计中注意事项
二分频器 一位全加器
静电保护电路
模拟版图设计实例
运算放大器 带隙基准源
芯片总体设计
2
9.1 常用版图设计技巧
16
9.2 数字版图设计实例
9.一位全加器
17
9.3版图设计前注意事项
1. 电流密度考虑 2. 匹配性考虑 3. 精度考虑 4. 噪声考虑
18
9.4版图设计时注意事项
设置分辨率（在Layout Editing视窗中选择Options-Display…查看x snap spacing 与y snap spacing是否与工艺相符。 多层接触孔尽量不要叠在一起，实在不行就并排放在一起，否则影响 成品率。 走线相接触的地方，最好是交叠处理，以保证良好接触。 引脚的命名需要规范化，骆驼式或者是用下划线隔开，不用担心长度。 为避免引线之间相互交叉，每一层连线的走向最好一致，比如，金属 1设计为横向，金属2设计为纵向，当版图设计时连线交叉时，金属1和 金属2之间不会短接。 在芯片版图空余空间，多打衬底接触，多打接触孔，尤其是地线和电 源线更要多打孔，以降低电源和地线上孔的电阻，从而降低线上的电压 降。
电源 输出引线 Q3，Q6，Q8 电阻
Q1a
Q2a
输入引线
Q2b
Q1b 电容
Q4a
Q5a
Q4b 地
Q5b
Q7
32
9.6运算放大器版图实例
输入差分对版图设计-对称性考虑
虚拟管
Q1a Q2b
Q2a
Q1b
33
9.6运算放大器版图实例
输入差分对版图设计-电流考虑
Q2漏端
Q1漏端
输入对管共质心结构电流流动
Ibias
Vin-
Vout
Q1
Q2
Vin+
R Q4 Q5
C
Q7
30
9.6运算放大器版图实例
布局考虑
1. 按照具体电路的对称性要求以及电路结构，将电路 中的具体晶体管按照电路中的相对位置对称排布。 2. 按照具体电路设计的文件，确定每个支路通过的最 大工作电流，按照该电流对应的导线宽度再增加一定的 裕量，确保电路的性能。 3. 根据具体电路的要求，确定电路中的输入输出引线， 确定其与电源和地在整体布局中的位置。
25
9.5静电保护电路设计实例
电源静电保护
A 栅电容 VCC B 静电电流 泄放管
GND
芯片正常工作时，A点电位为高，B点为低，泄放管不导通。当瞬间的静电高压冲 击到来时，图中的二极管导通，VDD为静电高压，RC电路对高压有延迟，故A点 电压较VDD上升慢，而使反相器PMOS管导通，B点电压上升，使大尺寸的泄放管 导通，静电电流被泄放掉。一般时候，人体静电放电的上升时间仅为10ns左右量级， 而芯片启动时间为ms量级，因此，要使静电放电电路仅在放电时启动，而又不影 响芯片正常工作的情况下，静电放电电路的RC时间常数必须在两者之间，通常可 以取0.1μs到1μs量级。
19
9.4版图设计时注意事项