基于单片机的锁相环频率合成器设计毕业设计

基于单片机的锁相环频率合成器设计毕业设计
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1绪论 .. (1)
1.1 设计背景及意义 (3)
1.2 锁相环频率合成器综述 (3)
2基于单片机的锁相环频率合成器方案设计与论证 (4)
2.1 课题研究的内容与要求 (4)
2.2 方案的设计与选择 (4)
2.3 设计原理 (5)
2.3.1 锁相环基本原理 (6)
2.3.2 锁相频率合成器的基本原理 (8)
3 基于单片机的锁相环频率合成器设计方案 (10)
3.1 硬件系统的设计 (10)
3.1.1 74HC4046 (10)
3.1.2 CD4522 (15)
3.1.3 LCD1602 (16)
3.1.4 AT89C51单片机 (18)
3.2 软件系统设计 (22)
3.2.1 软件系统主程序流程图 (22)
3.2.2 键盘扫描流程图 (23)
3.2.3 脉冲计数流程图 (24)
4 电路仿真 (25)
4.1 仿真软件介绍 (25)
4.1.1 proteus (25)
4.1.2 Keil编译软件 (26)
4.2 硬件电路仿真 (27)
4.2.1 锁相环模块 (27)
4.2.2 4522分频器模块 (28)
4.2.3 单片机模块 (29)
4.2.4 显示及按键模块 (30)
结论 (31)
致谢 (32)
参考文献 (33)
附录 (34)
附录A High Speed Digital Hybrid PLL Frequency Synthesizer (34)
Abstract (34)
INTRODUCTION (34)
DH-PLL synthesizer (35)
Simulation results and discussion (36)
Conclusion (37)
REFERENCES (37)
附录B 高速数字混合锁相环频率合成器 (37)
摘要 (38)
1简介 (38)
2.DH-PLL合成器 (38)
3 仿真结果与讨论 (39)
4 结论 (39)
参考文献 (40)
附录C 程序代码 (40)
附录D 仿真结果 (44)
1绪论
锁相环路（PLL）是一个能够跟踪输入信号相位的闭环自动控制系统，它在无线电技术的各个领域得到了很广泛的应用。

锁相环路有其独特的优良性能，它具有载波跟踪特性，作为一个窄带跟踪滤波器，可提取淹没在噪声之中的信号；用高稳定的参考振荡器锁定，可作提供一系列频率高稳定的频率源；可进行高精度的相位与频率测量等等。

它具有调制跟踪特性，可制成高性能的调制器和解调器。

它具有低门限特性，可大大改善模拟信号和数字信号的解调质量。

70 年代以来，随着集成电路技术的发展，逐渐出现了集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，这就为锁相技术在更广泛的领域应用提供了条件。

锁相原理在数学理论方面，早在 30 年代无线电技术发展的初期就己出现。

1930 年己建立了同步控制理论的基础。

1932年贝尔赛什(Bellescize)第一次公开发表了锁相环路的数学描述，用锁相环路提取相干载波来完成同步检波。

到了 40 年代，电视接收机的同步扫描电路中开始广泛地应用锁相技术，使电视图像的同步性能得到很大改善。

进入50年代，随着空间技术的发展，由杰斐(Jaffe)和里希廷(Rechtin)利用锁相环路作为导弹信标的跟踪滤波器获得成功,并首次发表了包含噪声效应的锁相环路线性理论分析的文章，同时解决了锁相环路最佳化设计问题。

在 60 年代，维特比(Viterbi)研究了无噪声锁相环路的非线性理论问题,并发表“相干通信原理”一书。

到70年代林特塞(Lindscy)和查利斯(Charles) 进行了有噪声的一阶、二阶及高阶锁相环路的非线性理论分析，并作了大量实验以充实理论分析。

当前，随着数字技术的发展及微控制器在电子系统中的广泛应用，在很大程度上改变了传统的设计方法，数字频率合成技术的应用也日益广泛。

数字频率合成器应用于通信设备中，使得工作频率的选择变得极为简单而又精确。

并且随着大规模集成电路（LSI）技术和单片微机技术的迅速发展，大大促进了数字锁相频率合成器集成化程度的提高和体积的缩小，满足了通信设备的高集成度和超小型化的要求。

特别适合某些特殊场合的应用。

AT89C51 单片机是一种带4K 字节闪烁可编程可擦除只读存储器（FPEROM—Falsh Programmable and Erasable Read Only Memory）的低电压，
高性能 CMOS8 位微处理器，俗称单片机。

该器件采用 ATMEL 高密度非易失存储器制造技术制造，AT89C51 单片机与工业标准的 MCS­51 指令集和输出管脚相兼容。

由于将多功能8位 CPU 和闪烁存储器组合在单个芯片中，ATMEL 的 AT89C51 单片机是一种高效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。

锁相环路具有许多优良特性，它可用于频率合成与交换、自动频率调谐、模拟和数字信号的相干解调、AM 波信号的同步检波、数字通信中的位同步提取、锁相稳频、锁相倍频与分频、锁相测速与测距、锁相 FM (PM)调制与解调、微波锁相频率源及微波锁相功率放大器等。

目前，锁相环路的理论研究正日臻完善，应用范围遍及整个电子技术领域。

现在锁相环路正向着集成化、数字化、多用途、系列化、高速度、高性能方向迅速发展且商品化集成锁相环路日益增多，为锁相技术应用提供了广阔前景。

本系统环路输入端由高稳定度和高准确度的晶体振荡器经参考分频器分频后,输出基准频率,然后利用锁相环路良好的窄带跟踪特性,使压控振荡器的输出频率准确地稳定在参考频率或某次谐波上,环路芯片CD4046设有程序分频器和参考分频器,可由单片机AT89C51来编程控制,并可通过改变单片机程序,利用所提供的N,R值,来求高性能的输出频率fo。

当环路锁定时，输出频率可由正式计算出。

本锁相环频率合成技术主要以模拟电路形式出现，已经成为一种成熟的频率合成技术，出现了大量的可编程控制的高集成度产品，所以在频率合成器的设计中，环路滤波器的设计成为重点，这样，对环路滤波器的分析变得重要。

通过对设计产品的输出频率相位噪声、杂散输出和转换时间的理论分析，可以尽可能地设计出高质量的产品。

随着数字技术的发展，直接数字频率合成技术(DDS)越来越受到重视，和模拟的技术相比较，DDS 具有高分辨率和快速频率转换时间的优势，但在高频输出和对寄生噪声、杂波的抑制方面还有不足，所以，目前出现了 DDS 和 PLL混合设计的频率合成技术。

基于锁相环的间接频率合成技术，又称锁相式频率合成技术，是在四十年代初根据控制理论的线性伺服环路发展起来的，它利用锁相技术实现频率的加、减、乘、除，即把一个或多个基准频率源，通过谐波发生器、混频和分频等一系列非线性器件，产生大量的谐波或组成频率，然后用锁相环把压控振荡器的频率锁定在某一组合频率上，由压控振荡器间接产生所需要的频率输出。

1.1 设计背景及意义
锁相环的用途是在收、发通信双方建立载波同步或位同步。

因为它的工作过程是一个自动频率（相位）调整的闭合环路，所以叫环。

锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。

20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。

60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。

具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。

在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用.锁相环技术目前的应用集中在以下三个方面：第一信号的调制和解调；第二信号的调频和解调；第三信号频率合成电路。

频率合成器是利用一个或多个标准信号，通过各种技术途径产生大量离散频率信号的设备。

频率合成器是电子系统的心脏,是决定电子系统性能的关键设备。

随着现代战争电子系统地位的与日俱升，现代雷达、现代通信、制导武器和电子对抗等系统对频率合成器提出了愈来愈高的要求。

海湾战争后各国专家普遍评论：现代战争是争夺电子频谱控制权的战争。

世界各国都非常重视频率合成器的发展，低相位噪声、高速捷变频率合成器发展迅速，系列化产品不断涌现，并得到广泛应用。

频率合成器作用是给微波扫频信号提供一定分辨力的频率参考信号，并对微波信号输出频率进行逐点锁定，以得到高准确度和稳定度的扫频输出信号。

1.2 锁相环频率合成器综述
锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。

或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。

由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。

锁相环路处于正常工作状态时，有如下基本特点:
1.可以实现理想的频率控制。

由于锁相环路包含有一个固定积分环节、环路输出无剩余稳态频差存在。

2.良好的窄带载波跟踪特性。

当压控振荡器输出频率锁定在输入频率上时，位于信号频
率附近的干扰成分将以低频干扰的形式进入环路，而绝大部分干扰会受到环路滤波器的低通特性的抑制，就相当于一个窄带的高频带通滤波器。

3.良好的调制跟踪特性。

锁相环路中的压控振荡器输出频率可以跟踪输入信号的瞬时变化，表现了良好的调制跟踪性能。

4.门限性能好。

锁相环路不像一般的非线性器件那样，门限取决于输入信噪比，而是由环路信噪比决定，较高的环路信噪比可取得较低的门限性能。

5.易于集成化。

环路集成化与数字化为减小体积、降低成本、增加可靠性、多用途提供了条件。

2基于单片机的锁相环频率合成器方案设计与论证
2.1 课题研究的内容与要求
以PLL集成芯片74HC4046为核心，通过单片机对74HC4046进行控制来实现锁相频率合成器的设计，能够手动设置分频比。

主要包括以下几个内容：
1.输入信号为1KHz的方波信号。

2.合成的频率范围为1KHz~999KHz。

3.可设置分频比为1~999。

4.采用LCD显示。

5.单片机控制电路，信号源电路、显示电路、等硬件电路设计；
6.单片机主程序
2.2 方案的设计与选择
实现频率合成的方法很多，总的可分为相干合成和非相干合成两大类。

非相干合成就是利用多个独立无关的晶体振荡器作参考频率源来产生所需的频率。

相干合成就是由一个高稳定度和准确度的标准信号源产生若干具有同一稳定度和准确度的频率，这些频率与基准频率之间是完全相关的，各输出频率之间也是完全相关的。

相干合成按其型式分为三种: 直接式频率合成，锁相式频率合成和直接数字式频率合成，这三种不同的频率合成型式既体现了频率合成技术的发展过程，又各有优缺点。

直接合成法是最早被采用的频率合成法。

它利用倍频(即乘法)、分频(即除法)、混频(即加法和减法)及滤波，从单一参考频率源产生多个所需的输出频率。

优点是不同频率间的转换时间很短(<100μs)和具有很好的频率分辨率;缺点是不能产生大量的输出频率，杂散分量多，对滤波和屏蔽的要求很高，功率相当大。

这种方法现在很少使用。

直接数字式频率合成是一种近年发展起来的新的频率合成技术，是从相位的概念出发进行频率合成的。

它采用了数字取样技术，将参考信号的频率、相位、幅度等参数转变为一组取样函数，然后直接运算出所需要的频率信号，并把数字量形式的信号通过数/模转换器转换成模拟量形式，在时域中完成频率合成。

其主要优点是:转换频率的时间短(可达μs 级)，频率、相位和幅度均可实现程控;缺点是输出信号的频率上限不够高，使其在高频段应用受限。

锁相式频率合成是一种将锁相环原理应用于频率合成的方法。

其优点是:由于锁相环相当于一窄带跟踪滤波器，它具有良好的窄带跟踪特性，能很好地选择所需频率的信号，抑制寄生分量，而且避免了大量使用滤波器，有利于集成化和小型化。

此外，一个设计良好的LC 压控振荡器具有较高的短期频率稳定度，而高精度标准晶体振荡器则具有很好的长期频率稳定度，利用锁相环路把二者的优点结合在一起，就使锁相式频率合成法能够提供长期稳定度和短期稳定度都比较高的信号输出。

鉴于以上分析软硬件结合的方法可以设计出性能更优、功能扩展灵活、频率的稳定性良好、精度准确性高的新一代频率合成器。

2.3 设计原理
本系统由单片机控制、频率合成及压控 LC 振荡模块组成，其中频率合成器、压控振荡器产生高稳定度的正弦波形，而单片机部分是用来控制系统的各种功能及频率的可编程程序分频比并输出给数码管显示读数。

系统方框图如图 2­1 所示:
图2.1 系统方框图
模块说明：
（1）单片机模块。

包含单片机、键盘、LED 显示屏。

它的工作原理是根据用户操作信息通过键盘输入数据，然后通过程序使单片机输出相对应的信息到频率合成模块，进而控制系统的各种功能，频率的合成及各种参数，输入的数据还可通过数码显示。

（2）频率合成模块。

包括与单片机连接的并行接口、频率合成器、低通滤波器、压控振荡器。

它的工作原理是用一个高稳定的参考振荡器即晶振作为参考频率 fr，然后信号通过集成锁相频率合成模块进行锁定和合成，合成频率又经过低通滤波器进行环路参数调整再输出到压控振荡器，这时的输出频率为 Nfr，压控振荡器又反馈信号回该集成锁相频率合成模块，在这过程中加入单片机传输串行码来控制该集成模块的分频比。

2.3.1 锁相环基本原理
锁相环路是一个相位差自动调节系统，首先给出图2­2所示的最基本的锁相环方框图。

它包括三个基本部件，压控振荡器（VCO）、鉴相器（PD）和环路滤波器（LF）。

图 2-2 基本锁相环方框图
鉴相器是相位比较装置，所以有时也叫做相位比较器或相敏检波器。

它把输出信号u2(t)和参考信号 u1(t)的相位进行比较，产生对应于两个信号相位差θe 的误差电压ud(t)。

环路滤波器的作用是滤除误差电压 ud(t)中的高频成分和噪声，以保证环路所要求的性能，增加系统的稳定性。

压控振荡器受控制电压uc(t)的控制，使压控振荡器的频率向参考信号的频率接近，也就是使差拍频率越来越低，直到消除频率差而锁定。

整个锁相环的工作原理，首先假设输入信号 u1(t)的角频率ω1 等于ω0，而ω0 为 VCO 的中心频率，也即控制电压uc(t)=0时的频率。

此时相位差θe 为零，那么鉴相器输出也为零，环路滤波器输出也必定为零。

因此 VCO 输出频率必然为其中心频率ω0。

如果输入信号 u1(t)的角频率不等于ω0，那么鉴相器会产生非零输出ud(t)，环路滤波器也将产生输出信号 uc(t)，这将使VCO的中心频率朝着相差θe 消失的方向变化。

现在假设输入信号频率在 t0 时刻突变△ω，如图 3­2 所示，输入信号的相位则开始偏离输出信号相位，两者之间产生相位差，并随时间而增大。

这时，鉴相器产生输出信号 ud(t)也随时间而增大，经环路滤波延迟后 uc(t)也增大，这就使得 VCO 的频率提高，相位差减小，经一段时间之后 VCO 的频率将精确地等于输入信号的频率，其最终相位差将根据所使用的环路滤波器类型可能减小到零或很小的有限值。

显然，此时 VCO 的工作频率ω2 比其中心频率ω0 高△ω。

那么，环路滤波器输出 uc(t)最终应为 uc(t)= △ω/K0，K0 是 VCO 的压控增益。

如果输入信号是一个低频调制的调频信号，则环路滤波器输出就是解调出来的低频信号，因此锁相环可用作调频信号解调器。

锁相环的一种奇特功能是可以抑制叠加在输入端的噪声，把深埋于噪声中的有用信号检测出来。

锁相环的这些功能，就在于它是控制输出信号 u2(t)相位的伺服系统。

如图2-3所示：
图 2-3 输出相位偏移图
2.3.2 锁相频率合成器的基本原理
锁相频率合成器是由锁相环路（PLL）构成的，锁相环是一种相位负反馈系统。

锁相环实质是个相位误差控制系统。

通过比较输入信号和压控振荡器输出信号之间的相位差, 从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。

在环路开始工作时，如果输入信号频率与压控振荡器频率不同，则由于两信号之间存在固有的频率差，相位差势必一直在变化，鉴相器输出的误差电压就在一定范围内变化。

在这种误差电压的控制下，压控振荡器的频率也在变化。

若压控振荡器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。

达到稳定后，输入信号和压控振荡器输出信号之间的频差为零,相差不再随时间变化，误差电压为一固定值，环路就进入“锁定”状态。

它利用环路的窄带跟踪与同步特性，将鉴相器一端 VCO 的输出相位与另一端晶振参考的相位保持同步，实现锁定输出频率的功能。

同时可得到和
参考源相同的频率稳定度。

一个典型的锁相频率合成器的原理框图如图 3-3 所示 设晶振的输出频率为 fr ，VCO 的输出频率为 f0，则它们满足公式
R
N
f f
r *
= （3.1）
其中 R 和 N 分别为参考分频器和主分频器的分频比，在外部设置并行或串行数据控制分频比，就可以产生出所需要的频率信号。

用锁相环构成的频率合成器具有频率稳定度高、 相位噪声小、电路简单易集成、易编程等特点。

如图2-4所示
:
图 2-4 锁相环频率合成器的原理框图
锁相环是传递相位的闭环系统，只要研究环路的相位数学模型或基本方程就可以获得环路的完整性能。

根据图 2-4，设θi 为晶振经 R 分频器分频之后的相位,θo 为 VCO 输出相位, 为 VCO 经 N 分频器分频之后的相位，θe 为鉴相器的输出相位，环路的基本函数可以表示为: (1) 闭环传递函数
)
()(1)
()(s H s G s G S Hc +==θιθο (3.2)
(2) 开环传递函数
)()()（'s H s G e
o s Ho ==θθ (3.3)
其中
G(s) = KPDKVCOF(s)/ s 称做前向传递函数 H(s) =1/ N 称做后向传递函数 KPD 为鉴相器的鉴相增益
KVCO 为VCO 的压控灵敏度
F(s)为环路滤波器的传递函数
3 基于单片机的锁相环频率合成器设计方案
3.1 硬件系统的设计
3.1.1 74HC4046
CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），
输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属
微功耗器件。

1、74HC4046引脚功能介绍
如图3-1所示：
图 3-1 4046引脚图
CD4046的引脚排列，采用16脚双列直插式，各管脚功能：
1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

2、74HC4046内部电路原理图
如图3-2所示：
图 3-2 4046内部电原理框图
图4-2是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。

比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。

当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。

从比较器Ⅰ的输入和输出信号的波形（如图3-3所示）。

图3-3 比较器Ⅰ的输入和输出信号的波形图
由图可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。

从图中还可知，fout不一定是对称波形。

对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50%（即方波），这样才能使锁定范围为最大。

相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。

它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。

它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。

对相位比较器Ⅱ而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。

如果两信号的频率相同而相位不同，当输入信号的相位滞后于比较信号时，相位比较器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。

在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。

从相位比较器Ⅱ输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。

而当两个输入脉冲的频率和相位均相同时，相位比较器Ⅱ的输出为高阻态，则1脚输出高电平。

CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电
元件。

当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。

由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO 的振荡频率亦正比于该控制电压。

当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。

VCO振荡频率的范围由R1、R2和C1决定。

由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。

一般规定CD4046的最高频率为1。

2MHz(VDD=15V），若VDD<15V，则
fmax要降低一些。

3、 74HC4046工作原理
输入信号 Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。

UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。

VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2=f1，两者的相位差为一定值，实现了相位锁定。

若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。

4.1.4 74HC4046典型应用
如图3-4所示：
图3-4 74HC4046的VCO组成的方波发生器
上图是用74HC4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。

振荡器的充、放电电容C1接在6脚与7脚之间，调节电阻
R1阻值即可调整振荡器振荡频率，振荡方波信号从4脚输出。

按图示数值，振荡频率变化范围在20Hz至2kHz。

如图3-5所示：
图3-5 100倍频电路
图3-5用CD4046与BCD加法计数器CD4518构成的100倍频电路。

刚开机时，f2可能不等于f1，假定f2<f1，此时相位比较器Ⅱ输UΨ为高电平，经滤波后Ud逐渐升高使VCO输出频率f2迅速上升，f2增大值至 f2=f1，如果此时 Ui滞后 U0，则相位比较器Ⅱ输出UΨ为低电平。

UΨ经滤波后得到的Ud信号开始下降，这就迫使VCO对f2进行微调，最后达到f2/N=f1，并且f2与f1的相位差Δφ=0°进入锁定状态。

如果此后f1又发生变化，锁相环能再次捕获f1，使f2与f1相位锁定。