EDA-VerilogHDL期末复习题总结必过

选择题

1. 大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（ C ）。

A．FPGA 全称为复杂可编程逻辑器件；

B．FPGA 是基于乘积项结构的可编程逻辑器件；

C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。

2. 不完整的IF 语句，其综合结果可实现（ A ）

A. 时序逻辑电路

B.组合逻辑电

C. 双向电路

D. 三态控制电路

3. 综合是EDA 设计流程的关键步骤，在下面对综合的描述中，（ D ）是错误的。

A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；

B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。

4. 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述

中，正确的是（ C ）。

A. FPGA全称为复杂可编程逻辑器件；

B. FPGA是基于乘积项结构的可编程逻辑器件；

C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D. 在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。

5. 以下关于状态机的描述中正确的是（ B ）

A．Moore 型状态机其输出是当前状态和所有输入的函数

B．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期C．Mealy 型状态机其输出是当前状态的函数

D．以上都不对

6.

目前应用最广泛的硬件描述语言是(

A. VHDL

B. Verilog HDL

C. 汇编语言

D. C 语言

7.

一模块的 I/O 端口说明： “ input [7:0] a; ”，则关于该端口说法正确的是(

A )

A.

输入端

口， 位宽为 8

B.

输出端口， 位宽为 8

C.

输入端口， 位宽为 7

D.

输出端口，

位宽为 7

8. 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图 /HDL 文本输入 → 综合

→___ __→ → 适 配 → 编 程 下 载 → 硬 件 测 试 。 正 确 的 是( B )。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚

A ．③①

B ．①⑤

C ．④⑤

D ．④②

9moon

B ． State0

C ． Not_Ack_0

D ． signall

中，下列语句哪个不是分支语句？( D )

(B) case (C) casez (D) repeat

语言中整型数据在默认情况与 ( C )位寄存器数据在实际意义上是相同的。

(B) 16 (C) 32 (D) 64

14. 大规模可编程器件主要有 FPGA 、 CPLD 两类，下列对 FPGA 结构与工作原理的描 述

中，正确的是( C )

A ． FPGA 全称为复杂可编程逻辑器件；

B ． FPGA 是基于 乘积项结构的可编程逻辑器件；

C ．基于 SRAM 的 FPGA 器件，在每

次上电后必须进行一次配置；

D ．在 Altera 公司生产的器件中， MAX7000 系列属 FPGA 结构。

B )。

9.

列标识符中， ( A ) 是不合法的标识符。

A ． 10.

列语句中，不属于并行语句的是：

A ．

过程语句 B ． assign 语句

C ．元件例化语句

D ． case 语句

11. 已知 “a =1 (A) 4'b0011

' b1; b=3'b001; ” (B) 3'b001 (C) 4'b1001

那么 {a,b} ＝( C )

(D) 3'b101

12. 在 verilog (A) if-else

13. 在 verilog (A) 8

15. 请根据以下两条语句的执行，最后变量 A 中的值是 ( A ) reg [7:0] A;

A=2'hFF;

A．8'b0000_0011 B．8'h03 C ．8'b1111_1111 D．8'b11111111

16. 下列描述中采用时钟正沿触发且reset 异步下降沿复位的代码描述是 ( C )

A、always @(posedge clk, negedge reset) if(reset)

B、always@(posedge clk, reset)

if (!reset)

C、always @(posedge clk, negedge reset)

if(!reset)

D、always @(negedge clk, posedge reset)

if (reset)

17. 关于过程块以及过程赋值描述中，下列正确的是( A )

A、在过程赋值语句中表达式左边的信号一定是寄存器类型；

B、过程块中的语句一定是可综合的；

C、在过程块中，使用过程赋值语句给wire 赋值不会产生错误；

D、过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感。

18. Verilog 语言与 C 语言的区别，不正确的描述是( C )

A 、Verilog 语言可实现并行计算， C 语言只是串行计算；

B、Verilog 语言可以描述电路结构， C 语言仅仅描述算法；

C、Verilog 语言源于 C 语言，包括它的逻辑和延迟；

D、Verilog 语言可以编写测试向量进行仿真和测试。

19. 11. 下列模块的例化正确的是( C )。

A. Mydesign design(sin(sin), sout(sout));

B. Mydesign design(.sin(sin), .sout(sout));

C. Mydesign design(.sin(sin), .sout(sout););

D. Mydesign design(.sin(sin); .sout(sout));

20. 下列关于Verilog HDL语言中模块的例化说法错误的是( B )。

A. 在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输出

B. 在引用模块时，必须严格按照模块定义的端口顺序来连接

C. 在引用模块时可以用“ .”符号，表明原模块是定义时规定的端口名，用端口名和被引用模块的端口相对应，提高程序的可读性和可移植性

D. 在语句“ Mydesign design( .port1( port1), .port2 (port2)); ”中，被引用的模块为Mydesign 模块

D )。

21. 下列Verilog HDL 语言中寄存器类型数据定义与注释矛盾的是(

A. reg [3:0] sat //sat 为 4 位寄存器

B. reg cnt //cnt 为 1 位寄存器

C. reg [0:3] mymem [0:63] //mymem 为64 个 4 位寄存器的数组