型MCU数字芯片的设计与验证

福州大学至诚学院

数字集成电路课程设计报告

设计题目：51型MCU数字芯片的设计与验证

班级：2班

专业：微电子

姓名：**

学号：*********

指导老师：***

教师评分：

日期：

目录

第1部分课程设计要求 ............................................... 错误!未定义书签。第2部分 51型MCU数字芯片的设计过程................................. 错误!未定义书签。

2.1设计和时序约束设置..............................................错误!未定义书签。

2.2平面规划 (7)

2.3布局设计 (18)

2.4时钟树综合与后布局优化.........................................错误!未定义书签。2 2.5布线...........................................................错误!未定义书签。6 2.6 DFM-可制造性设计.. (30)

第3部分 Astro-Rail分析FFt芯片的功耗和电源完整性............................................... 错误!未定义书签。

3.1 Astro-Rail分析芯片的功耗流程 (35)

3.2 Astro-Rail分析芯片的电压降和电迁移流程 (37)

第4部分设计心得 (41)

参考文献 (42)

第1章课程设计要求

1.1 课程设计要求

在前端综合生成网表的基础上，用Astro工具进行MCU芯片版图设计，MCU芯片项目要求所设计的版图工作频率不低于66MHz，芯片尺寸(包括Pad)不超过2mm×2mm，功耗不超过200mW，根据项目要求选择Synopsys公司超深亚微米布局布线工具Astro对MCU芯片进行版图设计，在版图设计中对减少芯片面积、缩短设计周期、时序收敛、优化扫描链、布线违规修复、消除天线效应、优化功耗、降低电压降和减少电迁移等问题进行分析。基于Astro的版图设计流程[16]和主要步骤如下图1所示，每个步骤在后面都有详细的说明。用Astro 工具进行MCU芯片版图设计时需要输入四种文件，分别为：由前端综合生成的网表文件、时序约束文件、包含扫描链信息的DEF格式文件和由芯片制造厂家SMIC公司提供的0.18μm 1P6M工艺库相关文件。最终设计的MCU芯片版图满足面积、时序、功耗和制造工艺要求，可以进行流片。

图1 版图设计流程

第2章 51型MCU数字芯片的设计过程

2.1 设计和时序约束设计

1、从mcu路径调用Astro 。

2、创建一个设计库，附上参考库，并读取verilog网表。

Tool✂ Data Prep，从Data Prep 工具中执行单个命令。Netlist In✂Verilog In To CEL…，得到Verilog To Cell对话框，选择Reference Library，添加参考库到列表后，选择Hide。

选择Global Net Options,添加完VDD后点击Apply,再添加GND, 点击Apply后，选择Hide。

填写Verilog To Cell对话框中的内容如下图所示，并确保Set Case Sensitive、Initialize Hierarchy Preservation 、Open Library and Cell When Done被选中，其余保持默认设置。

点击OK后，输入框中显示：，同时设计库和设计单元被打开。

3、Library✂Show Refs…，点击Browse选择库名GJJ,然后点击OK，在输入框中可见参考库已导入正确。

4、完成初始层次保留。Cell✂Mark Module Instance Preserved…,填写单元名gjj后点击OK。

5、添加TLU+ 电容模型。Teach File ✂ITF To TLU+,按照下图设置对话框内容（填写路径时从终端复制较为可靠）。

设置完成后点击Sanity Check,在输入框内看到显示如下图说明导入成功，点击OK。

6、返回菜单，选择Tool✂Astro。

7、时序设置。

Timing✂Timing Setup，在AstroTime(tm) Timing Setup对话框中，设置Parasitics选项如下图所示，然后点击Apply, 使TLU+模型可用。

设置Model选项为Low Effort,点击Apply。

按下图设置Environment选项，然后点击Apply。

最后点击Hide隐藏对话框。

8、导入SDC文件。

先在输入框键入ataRemoveTC，以移除已存在的时序约束，然后选择Timing✂Constraints:Load SDC…,填写SDC 文件名为fdnoflash_scan.sdc。等待片刻后输入框中

显示：，说明导入成功。

9、执行时序约束检查。Timing✂Time Data Check…✂OK。即可出现约束检查框，从检查框中可以看到只有VD33和GND没有被约束，可暂时忽略，关闭时序约束检查框。

10、在输入框中键入ataReportSummary 命令产生时序总结报告：

11、单元另存为Setup。

2.2 平面规划

1. 载入tdf 文件。Design Setup-✂TDF:Load TDF…,在对话框中填入TDF文件名为wrp53.tdf，点击OK后，在输入框中可见，说明导入成功。

2、创建初始化平面设计。

Degisn Setup✂Foorplan:Set Up Floorplan…，按照下图进行设置。

设置完点击OK，在单元窗口出现左图的效果。