CMOS反相器
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CMOS反相器设计制造
B
1
CMOS反相 器
由PMOS和NMOS
Vin
Vout
所组成的互补型电
路叫做
CMOS
B
2
CMOS反相器工作原理
当输入电压Vin为高电平时， PMOS截止，NMOS导通，Vout=0
VOL=0
Vin
Vout
当输入电压Vin为低电平时，
PMOS导通，NMOS截止，Vout=VDD
B
SUM
≥1
COUT
B
13
---用RTL描述的一位半加器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY HADDER IS
PORT (A,B:IN STD_LOGIC;
SO,CO:OUT STD_LOGIC);
END ENTITY HADDER;
ARCHITECTURE FH1 OF HADDER IS
BEGIN
SO<=A XOR B;
CO<=A AND B;
END ARCHITECTURE FH1;
---或门的逻辑描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MYOR2 IS;
PORT(A,B:IN STD_LOGIC;
C: OUT STD_LOGIC );
忽视，减小漏电流功耗是目前的研究热点之
一。
B
10
CMOS 反相器版图
VDD
N Well PMOS
PMOS
In
Out
In
NMOS
Polysilicon
NMOS
B
VDD 2l
Contacts Out Metal 1
GND 11
一位全加器电路功能设计
半加器：实现两个一位二进制数加法运算的电路称为半加器。若将A、B分别作为一位 二进制数，S表示A、B相加的“和”，C是相加产生的“进位”，半加器的真值表如表所
END COMPONENT
COMPONENT MYOR2
PORT(A,B:IN STD_LOGIC;
C:OUT STD_LOGIC);
END COMPONENT;
SICNAL D E F:STD_LOGIC;
BEGIN
U1:HADDER PORT MAP(A,B,C0=>D,S0=>E);
U2:HADDER PORT MAP(A=>CIN,B=>E,C0=>F,S0=>SUM);
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
表达式 C=AB
半加器逻辑图及其逻辑符号：
A
=1
S
A
a
so
S
B
&
CB
b
co
B
C
12
全加器：对两个一位二进制数及来自低位的 “进位”进行相加，产生本位“和”及向高位” 进位“的逻辑电路称为全加器。由此可知，全 加器有三个输入端，两个输出端。
CIN 半加器2
A 半加器1
U3:MYORR2 PORT MAP(A=>F,B=>D,C=>COUT);
END ARCHITECTURE FD1;
B
15
互补静态CMOS组合逻辑电路
变换思路：在不减慢进位产生速度的前提下，让“和” 与“进位”产生的子电路之间共享某些逻辑来减少晶体
COA BBiC AiC 管数目
SABCi
ABCi ABCi ABCi ABiC
PORT(A,B,CIN:IN STD_LOGIC; SUM,COUT：OUT STD_LOGIC);
END ENTITY FADDER;
ARCHITECTURE FD1 OF FADDER IS
COMPONENT HADDER
PORT(A,B:IN STD_LOGIC;
S0,C0:OUT STD_LOGIC);
n
CL
➢ p管截止, n管导通,输出为“0”
CMOS反相器工作在两种状态
静止状态
电荷转移状态 （动态）
B
7
CMOS反相器的功耗
Vdd
V
VDD
1 0
1.当输入信号为0时：
CL
静态功耗
2.当输入信号为VDD时： 3.当输入信号从0－>1(发生跳变)时：
0
t
输出保持1不变，没有电荷转移 输出保持0不变，没有电荷转移 输出从“1”转变为“0”, 有电荷转移
SAB iC C O (A BC i)
B
16
互补静态CMOS组合逻辑电路
VDD
Ci
A
B 连接Cin (关键路径)
的管子尽量靠近输出
端
B
Ci A
X
Ci
A
A
B
B
VDD
A
B
CO=AB+BCi+ACi
S=CO(A+B+Ci)+ABCi
VDD
A
B
A
B Ci
Ci
VDD S
Ci
A
Co
B
B
17
双阱工艺
在一般的CMOS流程中，第一步往往是定义 MOSFET的有源区，现在的亚0.25um工艺通常 采用双阱工艺（也称双管）来定义NMOS和 PMOS晶体管的有源区。阱通常是通过注入或 扩散工艺形成的，掺杂为N型的称为N阱，掺杂 为P型的称为P阱，而在同一硅片上形成N阱和 P阱的称为双阱，注入的高能量、大剂量杂质 深入外延层大约1um。阱注入决定了晶体管的 发值工作电压，同时避免了CMOS电路常见的 一些问题。
（2）抗干扰能力很强。
输入噪声容限可达到VDD/2。 （3）电源电压范围宽。
多数CMOS电路可在3～18V的电源电压范围
内正常工作。
（4）输入阻抗高。
（5）负载能力强。
CMOS电路可以带50个同类门以上。
（6）逻辑摆幅大。（低电平0V，高电平VDD ）
B
4
MOS反相器的设计
对CMOS反相器:
1.根据VM确定尺寸
动态功B耗
8
CMOS反相器的功耗
静态功耗PS
Vin
Vout
输入
输出
输入
输出
在输入为0或1（VDD)时，两个MOS管中总是一个截止一 个导通，因此没有从VDD到VSS的直流通路，也没有电流 流入栅极，因此其静态电流和功耗几乎为0。
B
9
考虑扩散区与衬底之间的反向漏电流后，存在较小反向漏电流
随着特征尺寸的减小，漏电流功耗变得不可
VM
VDDVTPVTN 1 KR
KR
2.根据上升下降时间相等原则设 计（WP/WN≈2:1)
B
5
三态CMOS反相器
S
Vin
Vin
Vout
S
符号
用于多个电路模块共
享一条数据总线的情
形
B
S
Vout
S
低电平，高阻
电路图
6
0 01 1
CMOS反相器中的功耗
Vdd
p
➢ n管截止,p管导通,输出为“1”
1 10 0 ➢ n p管同时导通,输出从“1”“0”
END ENTITY MYOR2;
ARCHITECTURE FU1 OF MYOR2 IS
BEIGN
C<=A OR B;
END ARCHITECTURE FU1
B
14
---一位全加器的顶层文件（结构描述）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY FADDER IS
VOH=VDD
在输入为1（VDD)时，两个MOS管中总是一
个截止一个导通，因此没有从VDD到VSS的直流
通路，也没有电流流入栅极，因此其静态电流
和功耗几乎为0。这是CMOS电路低功耗的主要
原因。CMOS电路的最大特点之一是低功耗。
B
3
CMOS电路的优点
（1）微功耗。
CMOS电路静态电流很小，约为纳安数量级。
B
1
CMOS反相 器
由PMOS和NMOS
Vin
Vout
所组成的互补型电
路叫做
CMOS
B
2
CMOS反相器工作原理
当输入电压Vin为高电平时， PMOS截止，NMOS导通，Vout=0
VOL=0
Vin
Vout
当输入电压Vin为低电平时，
PMOS导通，NMOS截止，Vout=VDD
B
SUM
≥1
COUT
B
13
---用RTL描述的一位半加器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY HADDER IS
PORT (A,B:IN STD_LOGIC;
SO,CO:OUT STD_LOGIC);
END ENTITY HADDER;
ARCHITECTURE FH1 OF HADDER IS
BEGIN
SO<=A XOR B;
CO<=A AND B;
END ARCHITECTURE FH1;
---或门的逻辑描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MYOR2 IS;
PORT(A,B:IN STD_LOGIC;
C: OUT STD_LOGIC );
忽视，减小漏电流功耗是目前的研究热点之
一。
B
10
CMOS 反相器版图
VDD
N Well PMOS
PMOS
In
Out
In
NMOS
Polysilicon
NMOS
B
VDD 2l
Contacts Out Metal 1
GND 11
一位全加器电路功能设计
半加器：实现两个一位二进制数加法运算的电路称为半加器。若将A、B分别作为一位 二进制数，S表示A、B相加的“和”，C是相加产生的“进位”，半加器的真值表如表所
END COMPONENT
COMPONENT MYOR2
PORT(A,B:IN STD_LOGIC;
C:OUT STD_LOGIC);
END COMPONENT;
SICNAL D E F:STD_LOGIC;
BEGIN
U1:HADDER PORT MAP(A,B,C0=>D,S0=>E);
U2:HADDER PORT MAP(A=>CIN,B=>E,C0=>F,S0=>SUM);
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
表达式 C=AB
半加器逻辑图及其逻辑符号：
A
=1
S
A
a
so
S
B
&
CB
b
co
B
C
12
全加器：对两个一位二进制数及来自低位的 “进位”进行相加，产生本位“和”及向高位” 进位“的逻辑电路称为全加器。由此可知，全 加器有三个输入端，两个输出端。
CIN 半加器2
A 半加器1
U3:MYORR2 PORT MAP(A=>F,B=>D,C=>COUT);
END ARCHITECTURE FD1;
B
15
互补静态CMOS组合逻辑电路
变换思路：在不减慢进位产生速度的前提下，让“和” 与“进位”产生的子电路之间共享某些逻辑来减少晶体
COA BBiC AiC 管数目
SABCi
ABCi ABCi ABCi ABiC
PORT(A,B,CIN:IN STD_LOGIC; SUM,COUT：OUT STD_LOGIC);
END ENTITY FADDER;
ARCHITECTURE FD1 OF FADDER IS
COMPONENT HADDER
PORT(A,B:IN STD_LOGIC;
S0,C0:OUT STD_LOGIC);
n
CL
➢ p管截止, n管导通,输出为“0”
CMOS反相器工作在两种状态
静止状态
电荷转移状态 （动态）
B
7
CMOS反相器的功耗
Vdd
V
VDD
1 0
1.当输入信号为0时：
CL
静态功耗
2.当输入信号为VDD时： 3.当输入信号从0－>1(发生跳变)时：
0
t
输出保持1不变，没有电荷转移 输出保持0不变，没有电荷转移 输出从“1”转变为“0”, 有电荷转移
SAB iC C O (A BC i)
B
16
互补静态CMOS组合逻辑电路
VDD
Ci
A
B 连接Cin (关键路径)
的管子尽量靠近输出
端
B
Ci A
X
Ci
A
A
B
B
VDD
A
B
CO=AB+BCi+ACi
S=CO(A+B+Ci)+ABCi
VDD
A
B
A
B Ci
Ci
VDD S
Ci
A
Co
B
B
17
双阱工艺
在一般的CMOS流程中，第一步往往是定义 MOSFET的有源区，现在的亚0.25um工艺通常 采用双阱工艺（也称双管）来定义NMOS和 PMOS晶体管的有源区。阱通常是通过注入或 扩散工艺形成的，掺杂为N型的称为N阱，掺杂 为P型的称为P阱，而在同一硅片上形成N阱和 P阱的称为双阱，注入的高能量、大剂量杂质 深入外延层大约1um。阱注入决定了晶体管的 发值工作电压，同时避免了CMOS电路常见的 一些问题。
（2）抗干扰能力很强。
输入噪声容限可达到VDD/2。 （3）电源电压范围宽。
多数CMOS电路可在3～18V的电源电压范围
内正常工作。
（4）输入阻抗高。
（5）负载能力强。
CMOS电路可以带50个同类门以上。
（6）逻辑摆幅大。（低电平0V，高电平VDD ）
B
4
MOS反相器的设计
对CMOS反相器:
1.根据VM确定尺寸
动态功B耗
8
CMOS反相器的功耗
静态功耗PS
Vin
Vout
输入
输出
输入
输出
在输入为0或1（VDD)时，两个MOS管中总是一个截止一 个导通，因此没有从VDD到VSS的直流通路，也没有电流 流入栅极，因此其静态电流和功耗几乎为0。
B
9
考虑扩散区与衬底之间的反向漏电流后，存在较小反向漏电流
随着特征尺寸的减小，漏电流功耗变得不可
VM
VDDVTPVTN 1 KR
KR
2.根据上升下降时间相等原则设 计（WP/WN≈2:1)
B
5
三态CMOS反相器
S
Vin
Vin
Vout
S
符号
用于多个电路模块共
享一条数据总线的情
形
B
S
Vout
S
低电平，高阻
电路图
6
0 01 1
CMOS反相器中的功耗
Vdd
p
➢ n管截止,p管导通,输出为“1”
1 10 0 ➢ n p管同时导通,输出从“1”“0”
END ENTITY MYOR2;
ARCHITECTURE FU1 OF MYOR2 IS
BEIGN
C<=A OR B;
END ARCHITECTURE FU1
B
14
---一位全加器的顶层文件（结构描述）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY FADDER IS
VOH=VDD
在输入为1（VDD)时，两个MOS管中总是一
个截止一个导通，因此没有从VDD到VSS的直流
通路，也没有电流流入栅极，因此其静态电流
和功耗几乎为0。这是CMOS电路低功耗的主要
原因。CMOS电路的最大特点之一是低功耗。
B
3
CMOS电路的优点
（1）微功耗。
CMOS电路静态电流很小，约为纳安数量级。