课程设计-集成电路设计与EDA应用

中山大学南方学院

电子通信与软件工程系

集成电路设计与EDA 应用

课程设计指导

设计目的

通过具体的电路熟悉并实践CMOS VLSI 版图的设计流程。

设计背景

用0.5um/5V （5V 的器件最小器件的栅极长度L 为0.5um ）的CMOS 工艺实现以下的逻辑表达式。电源电压为2.5V ，输出端要求驱动一个0.3pF 的负载电容。

设计内容

一． 组合逻辑门-静态互补CMOS

组合逻辑门或非再生电路（或时序电路）在任意时刻，输入和输出之间服从一个特定的布尔表达式。静态互补CMOS 是使用最广泛的逻辑类型。它是由上拉网络和下拉网络组合而成，实际上就是静态CMOS 反相器扩展为N 个输入。

静态CMOS 门是上拉网络PUN 和下拉网络PDN 的组合，如图所示。N 个输入的逻辑门，它的所有输入都同时分配到上拉和下拉网络，PUN 的作用是每当逻辑门的输出逻辑“1”时（取决于输入），它将提供一条在输出和VDD 之间的通路，同样，PDN 的作用是当逻辑门的输出逻辑“0”时，把输出连至GND 。PUN 和PDN 网络是以相互排斥的方式构成的，即在稳定时，两个网络中有且只有一个导通，这样一旦瞬态过程完成，总有一条路径存在于VDD 和输出端之间（即输出“1”），或存在于GND 和输出端之间（即输出“0”）。这就是说在稳定状态时，输出节点总是一个低阻节点。

根据De Morgan 定理，A +B ̅̅̅̅̅̅̅=A ̅∙B ̅，和A ∙B

̅̅̅̅̅̅=A ̅+B ̅，可以看出一个互补CMOS 结构的上拉网络和下拉网络互为对偶网络。这意味着在上拉网络中并联的传输管

相应于在下拉网络对应器件的串联，反之亦然。因此为了构成一个CMOS门，可以用串、并联器件的组合来实现其中一个网络，如PDN，而另一个网络，如PUN，可以通过对偶原理来实现。

参考题目

以下给定不同的已知条件，或是布尔运算，或是真值表，完成设计内容。

1.已知布尔运算OUT=（A+B）∙C∙D

a)由布尔运算写出CMOS组成的互补电路（注意，CMOS互补电路只能得到反

相的布尔函数）。

b)确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的

电阻都是30KΩ。(注意，任一器件组合，并联或是串联，只要使得VDD/GND 到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路。)

表1.PMOS和NMOS的等效电路Req（W/L=1）

L=0.25um|V GS|=V DD，|V GS|=V DD→V DD/2

c)仿真出在输入为以下状态时的输出延迟：

A=B=C=1，D=1→0翻转时候的输出延迟；

D=C=1，A=B=1→0反转时候的输出延迟；

A=C=1，B=0，D=0→1翻转时候的输出延迟；

A=D=1，B=0，C=0→1翻转时候的输出延迟；

2.已知以下的电路图

a)由已知的CMOS组成的互补电路写出布尔运算方程。

b)确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的

电阻都是30KΩ。(注意，任意器件组合，并联或是串联，只要使得VDD/GND 到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路)

表1.PMOS和NMOS的等效电路Req（W/L=1）

L=0.25um，|V GS|=V DD，|V GS|=V DD→V DD/2

c)考虑输入为：ABCDE=11111→00011的状况。其中C比A较早开始翻转，B又

比C较早开始翻转。已知ABC输入的位置可以决定延迟的时间长短。现试改变ABC的位置（E、D不变），分析和仿真出ABC位置在不同排列状况下的输出延迟。并最终实现出延迟最小的ABC排列方式下的电路图和版图。

3.已知输入逻辑为

a)由已知的逻辑写出布尔运算表达式和CMOS互补逻辑电路。

b)确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的

电阻都是30KΩ。(注意，任意器件组合，并联或是串联，只要使得VDD/GND 到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路)

表1.PMOS和NMOS的等效电路Req（W/L=1）

L=0.25um，|V GS|=V DD，|V GS|=V DD→V DD/2

c)考虑如果E信号最迟翻转，那么此时的电路图应如何连接。仿真出你所连接

的电路图的输出延迟并实现其版图。

b)确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的

电阻都是30KΩ。(注意，任意器件组合，并联或是串联，只要使得VDD/GND 到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路)

表1.PMOS和NMOS的等效电路Req（W/L=1）

L=0.25um，|V GS|=V DD，|V GS|=V DD→V DD/2

c)根据你得到的互补电路，仿真出以下传输延迟：

当输出由H-L翻转时，ABCDE=01011→11111，即AC翻转较迟。问A比C早开始翻转的延迟严重还是C比Ａ早开始翻转延迟严重？各自的延迟是多少。

当输出由L-H翻转时，ABCDE=00001→00000，即E翻转较迟。问Ｅ信号比ＡＢＣＤ早开始翻转的延迟严重还是晚翻转的延迟严重？各自的延迟是多少？

5.已知上拉网络的逻辑电路为

a)由已知的条件写出布尔运算表达式和CMOS互补逻辑电路。

b)确定所有器件的尺寸比。要求根据以下的表格，使得每一条通路到输出端的

电阻都是30KΩ。(注意，任意器件组合，并联或是串联，只要使得VDD/GND 到输出OUT之间导通都可以算作一条通路。因此应有不止一条通路)