VHDL各种计数器程序教学文案
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V H D L各种计数器程序
1. 具有CLK，Q端口的简单加法计数器，要程序和最后的RTL图；LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4 IS
PORT ( CLK : IN STD_LOGIC;
Q : OUT INTEGER RANGE 15 DOWNTO 0);
END;
ARCHITECTURE behav OF CNT4 IS
SIGNAL D,Q1 : INTEGER RANGE 15 DOWNTO 0;
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK='1'
THEN Q1<=D;
END IF;
END PROCESS;
D<=Q1+1;
Q<=Q1;
END behav;
2. 具有异步清零aclr，CLK，Q端口的加法计数器，要程序和最后的RTL图；LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL ;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4 IS
PORT ( CLK,ACLR : IN STD_LOGIC;
Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
END ;
ARCHITECTURE behav OF CNT4 IS
SIGNAL Q1 : STD_LOGIC_VECTOR(15 DOWNTO 0);
BEGIN
PROCESS (CLK,ACLR)
BEGIN
IF ACLR='0' THEN
Q1<=(OTHERS=>'0');
ELSIF CLK'EVENT AND CLK='1' THEN
Q1<=Q1+1;
END IF;
END PROCESS;
Q<=Q1;
END behav;
3. 具有同步清零sclr，CLK，Q端口的加法计数器，要程序和最后的RTL图；LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL ;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4 IS
PORT ( CLK,SCLR : IN STD_LOGIC;
Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
ARCHITECTURE behav OF CNT4 IS
SIGNAL Q1 : STD_LOGIC_VECTOR(15 DOWNTO 0);
BEGIN
PROCESS (CLK,SCLR)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
IF SCLR='1' THEN
Q1<=(OTHERS=>'0');
ELSE
Q1<=Q1+1;
END IF;
END IF;
END PROCESS;
Q<=Q1;
END behav;
4. 具有异步置位apre，CLK，Q端口的加法计数器，要程序和最后的RTL图；LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4 IS
PORT(
CLK :IN STD_LOGIC;
APRE:IN STD_LOGIC;
Q :OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END;
ARCHITECTURE behav OF CNT4 IS
SIGNAL Q1 :STD_LOGIC_VECTOR(3 DOWNTO 0);
PROCESS(CLK,APRE)
BEGIN
IF APRE='1' THEN
Q1<="0001";
ELSIF CLK'EVENT AND CLK='1' THEN
Q1<=Q1+1;
END IF;
END PROCESS;
Q<=Q1;
END behav;
5. 具有同步置位spre，CLK，Q端口的加法计数器，要程序和最后的RTL图；LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4 IS
PORT(
CLK :IN STD_LOGIC;
SPRE:IN STD_LOGIC;
Q :OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END;
ARCHITECTURE behav OF CNT4 IS
SIGNAL Q1 :STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK,SPRE)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
IF SPRE='1' THEN
Q1<="0001";
ELSE
Q1<=Q1+1;
END IF;
END IF;
END PROCESS;
Q<=Q1;
END behav;
6. 具有异步清零aclr，异步置位apre，CLK，Q端口的加法计数器，要程序和最后的RTL图；
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4 IS
PORT(
CLK :IN STD_LOGIC;
ACLR:IN STD_LOGIC;
APRE:IN STD_LOGIC;
Q :OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END;
ARCHITECTURE behav OF CNT4 IS
SIGNAL Q1 :STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN