第二章 输入输出接口和通道-地址范围确定
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3
部分译码中的地址重叠
在确定芯片地址时，未连接的高位地址线中每一条地址线 的状态原则上可以任意选择“0”或“1”，不会影响芯片内 部的地址编码。 由于未连接的地址线的状态既可以设为“0”也可以设为 “1”，因而使得每组芯片的地址不惟一，可以确定出多组 地址，存在地址重叠现象。通常把未连接的地址线设为 “全0”所确定的一组地址称为基本地址。
MERQ
&
G1
Y0
G2 A G2 B
C B A
Y1
A13
A12 A11 A10
74 LS138
第1组
第2组
CS
WR
CS
2# 2114
CS
3# 2114
CS
4# 2114
RD
1# 2114
D3 ~ D0 D7 ~ D4
A9 ~ A0
2
存储器与地址总线的连接
ቤተ መጻሕፍቲ ባይዱ
对于有多个存储芯片构成的存储器，其地址线的译码被分成片内地址 译码和片间地址译码两部分。 片内地址译码用于对个芯片内某存储单元的选择，片内地址译码在芯 片内部完成，连接时只需将相应数目的低位地址总线与芯片的地址线 引脚相连 片间地址译码用于产生片选信号，以决定每一个存储芯片在整个存储 单元中的地址范围，避免个芯片地址空间的重叠。片选信号通常要由 高位地址总线经译码电路产生。 片间地址译码一般有线选法、部分译码和全译码等方法。 全译码：除了地址总线中参与片内寻址的地位地址线外，其余所有高 位地址线全部参与片间地址译码。全译码法不会产生地址码重叠的存 储区域，对译码电路要求较高。 部分译码：线选法和全译码相结合的方法，即利用高位地址线译码产 生片选信号时，有的地址线未参与译码。这些空闲地址现在需要时还 可以对其他芯片进行线选。部分译码会产生地址码重叠的存储区域。
第二章 I/O接口技术和I/O通道
1、地址范围确定
某CPU有地址线16根（A0~A15）,数据线8根（D0~D7）及控制信 号RD、WR、MERQ(存储器选通)、IORQ(接口选通)。如图所示， 利用RAM芯片2114（1KX4）扩展成2KX8的内存，请写出芯片组 1和芯片组2的地址范围。
A15 A14
4
部分译码中的地址重叠
在确定芯片地址时，未连接的高位地址线中每一条地址线 的状态原则上可以任意选择“0”或“1”，不会影响芯片内 部的地址编码。 由于未连接的地址线的状态既可以设为“0”也可以设为 “1”，因而使得每组芯片的地址不惟一，可以确定出多组 地址，存在地址重叠现象。通常把未连接的地址线设为 “全0”所确定的一组地址称为基本地址。
MERQ
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G1
Y0
G2 A G2 B
C B A
Y1
A13
A12 A11 A10
74 LS138
第1组
第2组
CS
WR
CS
2# 2114
CS
3# 2114
CS
4# 2114
RD
1# 2114
D3 ~ D0 D7 ~ D4
A9 ~ A0
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存储器与地址总线的连接
ቤተ መጻሕፍቲ ባይዱ
对于有多个存储芯片构成的存储器，其地址线的译码被分成片内地址 译码和片间地址译码两部分。 片内地址译码用于对个芯片内某存储单元的选择，片内地址译码在芯 片内部完成，连接时只需将相应数目的低位地址总线与芯片的地址线 引脚相连 片间地址译码用于产生片选信号，以决定每一个存储芯片在整个存储 单元中的地址范围，避免个芯片地址空间的重叠。片选信号通常要由 高位地址总线经译码电路产生。 片间地址译码一般有线选法、部分译码和全译码等方法。 全译码：除了地址总线中参与片内寻址的地位地址线外，其余所有高 位地址线全部参与片间地址译码。全译码法不会产生地址码重叠的存 储区域，对译码电路要求较高。 部分译码：线选法和全译码相结合的方法，即利用高位地址线译码产 生片选信号时，有的地址线未参与译码。这些空闲地址现在需要时还 可以对其他芯片进行线选。部分译码会产生地址码重叠的存储区域。
第二章 I/O接口技术和I/O通道
1、地址范围确定
某CPU有地址线16根（A0~A15）,数据线8根（D0~D7）及控制信 号RD、WR、MERQ(存储器选通)、IORQ(接口选通)。如图所示， 利用RAM芯片2114（1KX4）扩展成2KX8的内存，请写出芯片组 1和芯片组2的地址范围。
A15 A14
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