微处理器系统结构与嵌入式系统设计(第2版) 第5章答案
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5.10 用16K×1位的DRAM芯片组成64K×8位存储器，要求：
(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
（1）组建存储器共需DRAM芯片数N=（64K*8）/（16K*1）=4*8（片）。
每8片组成16K×8位的存储区，A13~A0作为片内地址，用A15、A14经2:4译码器产生片选信号，逻辑框图如下（图有误：应该每组8片，每片数据线为1根）
（2）设16K×8位存储芯片的阵列结构为128行×128列，刷新周期为2ms。因为刷新每行需0.5μS，则两次（行）刷新的最大时间间隔应小于：
为保证在每个1μS内都留出0.5μS给CPU访问内存，因此该DRAM适合采用分散式或异步式刷新方式，而不能采用集中式刷新方式。
●若采用分散刷新方式，则每个存储器读/写周期可视为1μS，前0.5μS用于读写，后
0.5μS用于刷新。相当于每1μS刷新一行，刷完一遍需要128×1μS＝128μS，满足刷新周期小于2ms的要求；
●若采用异步刷新方式，则应保证两次刷新的时间间隔小于15.5μS。如每隔14个读写周期刷新一行，相当于每15μS刷新一行，刷完一遍需要128×15μS＝1920μS，满足刷新周期小于2ms的要求；
需要补充的知识：
刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止的时间间隔。刷新周期通常可以是2ms，4ms或8ms。
DRAM一般是按行刷新，常用的刷新方式包括：
●集中式：正常读/写操作与刷新操作分开进行，刷新集中完成。
特点：存在一段停止读/写操作的死时间，适用于高速存储器。
（DRAM 共128行，刷新周期为2ms ，读/写/刷新时间均为0.5μS ）
● 分散式：一个存储系统周期分成两个时间片，分时进行正常读/写操作和刷新操作。
特点：不存在停止读/写操作的死时间，但系统运行速度降低。
（DRAM 共128行，刷新周期为128μs ，tm ＝0.5μS 为读/写时间，tr ＝0.5μS 为刷新时间，
tc ＝1μS 为存储周期）
● 异步式：前两种方式的结合，每隔一段时间刷新一次，只需保证在刷新周期内对整
个存储器刷新一遍。
5.11若某系统有24条地址线，字长为8位，其最大寻址空间为多少？现用 SRAM2114(1K*4)存储芯片组成存储系统，试问采用线选译码时需要多少个2114存储芯片？
该存储器的存储容量=224 *8bit=16M 字节 需要SRAM2114(1K*4)存储芯片数目：14*2=28片
5.12 在有16根地址总线的机系统中画出下列情况下存储器的地址译码和连接图。
（1）采用8K*1位存储芯片，形成64KB 存储器。 （2）采用8K*1位存储芯片，形成32KB 存储器。 （3）采用4K*1位存储芯片，形成16KB 存储器。
由于地址总线长度为16，故系统寻址空间为16
264K bit ⨯=⨯88
（1）8K*1位存储芯片地址长度为13，构成64KB 存储器需要8组，每组8个8K*1位存储芯片，地址译码表为：
共需8片8K*1位存储
芯片
红色为片选
第一组 地址范围 0000H~
1FFFH 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第二组 地址范围 2000H~ 3FFFH 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 第三组 地址范围 4000H~ 5FFFH
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第四组 地址范围 6000H~ 7FFFH
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 第五组 地址范围 8000H~
9FFFH
1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0
1 1 1 1 1 1 1 1 1 1 1 1 1 第六组 地址范围 0A000H~ 0BFFFH 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 第七组 地址范围 0C000H~ 0DFFFH 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 第八组 地址范围 0E000H~ 0FFFFH 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1
1
1 1 1 1 1 1 1 1 1 1 1 1
其连线图如下：
74LS138
CS
EN
A
B C Q0Q1Q2Q3Q4Q5Q6Q7
8K*1位存储芯片
AB RD WR
CS
D
AB RD
WR
CS
D
AB RD WR
CS
D
AB RD
WR
CS
D
数据总线D
A0~A128
7
2
1
...A15A14A13
（2）8K*1位存储芯片地址长度为13，构成32KB 存储器需要4组，每组8个8K*1位存储芯片，地址译码表为：