多功能数字电子钟_VHDL

《VHDL课程设计》实验报告

多功能数字电子钟

姓名：

班级：

学号：

指导老师：

成绩：

完成时间：2008年1月4日星期五

完成地点：502机房

一、实验目的

1.学习数字系统设计的自顶向下设计法及控制器的设计。

2.加深利用EDA技术实现数字系统的体会。

二、实验仪器及器件

1.EDA 开发软件（1套）

2.微机（1台）

3.实验开发系统（1台）

4.其他器件和材料（若干）

三、实验要求及设计方案

1.设计一个具有24进制计时、显示、整点报时、时间设置和闹钟功能的数字钟，要求时钟的最小分辨率时间为1s。

2.数字钟的设计方案如下：

系统输入：mode为计时显示和闹钟定时显示转换输入；set为校时和定时设置的时、分、秒转换输入；k为校时和定时设置的时、分、秒手动加1输入；clk为时钟信号；reset为系统复位信号。输入信号均由按键产生。

系统输出：LED显示输出；蜂鸣器（bell）声音信号输出。

3.多功能数字钟系统功能的具体描述如下：

计时：正常工作状态下，每日按24小时计时制计时并显示，蜂鸣器逢整点报时。

校时：在计时显示状态下，按下“set键”，进入“小时”校时状态，再次按下“set键”，进入“分”校时状态，继续按下“set键”，进入“秒”校时状态，第四次按下“set键”又回复到正常计时显示状态。

1）“小时”校时状态：进入“小时”校时状态后，显示“小时”的数码管闪烁，每按动“k”键一次，“小时”+1，若不按动“k”键则小时数不变，一直按下“k”键则小时数一4Hz的频率递增计数。 2）“分”校时状态：进入“分”校时状态后，显示“分”的数码管闪烁，每按动“k”键一次，“分”+1，若不按动“k”键则分数不变，一直按下“k”键则分数一4Hz的频率递增计数。

3）“秒”校时状态：进入“秒”校时状态后，显示“秒”的数码管闪烁，每按动“k”键一次，“秒”+1，若不按动“k”键则秒数不变，一直按下“k”键则秒数一4Hz的频率递增计数。

整点报时：蜂鸣器在“59”分钟的第51、53、55、57秒发出频率为512Hz的低音，在“59”秒发出频率为1024Hz的高音，结束时为整点。

显示：采用8个LED数码管分别显示时、分、秒并且他们之间用“—”隔开。

闹钟：闹钟定时时间到，蜂鸣器发出周期为1s的滴、滴声，持续时间为10秒；闹钟定时显示。

闹钟定时设置：在闹钟显示状态下，按下“set键”，进入“小时”校时状态，再次按下“set键”，进入“分”校时状态，继续按下“set键”，进入“秒”校时状态，第四次按下“set键”又回复到闹钟显示状态。

闹钟的时、分、秒设置过程和计时设置相同。

计时显示和闹钟显示之间的转换：按动“mode”键，数字钟将在计时显示和闹钟定时显示之间转换。

4）多功能数字钟系统结构逻辑框图如下：

5）控制器的MDS 图如下：

四、各功能模块的源程序代码:

-- CONTOR 模块 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity contor is

port(clk,k,set,reset,mode : in std_logic;

chs,cht,cms,cmt,css,cst,flashh,flashm,flashs,sel_show :out std_logic);

end contor;

architecture contor_arch of contor is

type states is(s0,s1,s2,s3,s4,s5,s6,s7);

s0

s1

s2

s3

s7

s6 s5

s4

mode ＝0 mode ＝0

set=0

set=0

set=0

set=0

set=0

set=0

set=0

S0: 显示计时时间 S1: 调计时的时 S2: 调计时的分 S3: 调计时的秒 S4: 显示闹钟时间 S5: 调闹钟的时 S6: 调闹钟的分

控 制 器

set k reset clk

计时 校时 电路

显示 选择 控制 电路

动态显示电路

分频器

clk3

f1024 f4 f

闹钟 定时 比较 电路

蜂鸣器

mode set=0

signal current_state,next_state :states;

begin

process (reset,clk,next_state)

begin

if (reset='1')then

current_state<=s0;

elsif (clk'event and clk='1')then

current_state<=next_state;

end if;

end process;

process(current_state,k,set)

begin

case current_state is

when s0=>

flashh<='0';flashm<='0';flashs<='0';cht<='0';cmt<='0';cst<='0';

chs<='0';cms<='0';css<='0';sel_show<='1';

if(mode='0')then next_state<=s4;

elsif(k='1'and set='0' ) then

next_state<=s1;

else

next_state<=s0;

end if;

when s1=>

flashh<='1';flashm<='0';flashs<='0';cht<='1';cmt<='0';cst<='0';

chs<='0';cms<='0';css<='0';sel_show<='1';

if (set='0' ) then

next_state<=s2;

else

next_state<=s1;

end if;

when s2=>

flashh<='0';flashm<='1';flashs<='0';cht<='0';cmt<='1';cst<='0';

chs<='0';cms<='0';css<='0';sel_show<='1';

if (set='0') then

next_state<=s3;

else

next_state<=s2;

end if;

when s3=>

flashh<='0';flashm<='0';flashs<='1';cht<='0';cmt<='0';

cst<='1';chs<='0';cms<='0';css<='0';sel_show<='1';

if ( set='0' ) then

next_state<=s0;

else