异步串行通信下位机的FPGA设计与实现

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一
图５ Ｒｘ—Ｍｏｄｕｌｅ模块对毛刺电平的过滤
ＰｉｃｏＢｌａｚｅ是Ｘｉｌｉｎｘ公司免费提供的一个８ｂｉｔ的嵌入
式微控制器模块，具有４９条指令、２５６个端口地址、 １６个８ｂｉｔｓ通用寄存器和一个可屏蔽中断。利用 它，可以很轻松地实现对通信帧的协议解释。有关 ＰｉｃｏＢｌａｚｅ的详细说明文档，可从Ｘｉｌｉｎｘ公司的网站
稳定可靠，出色地完成了ＦＰＧＡ和ＰＣ之间的异步串 行通信。本文同时对用户系统中的上位机是其它微 处理器这一情况做了说明，使得本文设计的模块能 够方便地扩展到其它的异步串行通信场合。 参考文献： ［１］王诚，薛小刚，钟信潮．ＦＰＧＡ／ＣＰＬＤ设计工具一Ｘｉｌｉｎｘ
ＩＳＥ５．ｘ使用详解［Ｍ］．北京：人民邮电出版社，２００３． ［２］ Ｊ Ｂｈａｓｋｅｒ著，孙海平等译．Ｖｅｒｉｌｏｇ ＨＤＬ综合实用教程
图１ 异步串行通信的硬件连接图
软件平台为：开发工具是Ｘｉｌｉｎｘ公司的ＩＳＥ ６．１．０３ｉ，仿真工具是Ｍｏｄｅｌ Ｔｅｃｈｎｏｌｏｇｙ公司的Ｍｏｄ—
ｅｌＳｉｍ ＳＥ ５．８ｂ。
作者简介：盂繁智（１９８１一），男，辽宁省盖州市人，硕士研究生在读，主研方向：星基导航与定位。 收稿１３期：２００４—０６—０１
ＦＰＧＡ
ＢＡＵＤ ｌＵＴＥ Ｔｉｍｉｎｇ
电蓦
图２异步串行通信Ｆ位机ＦＰＧＡ的内部模块
ＦＰＧＡ和ＰＣ之间的通信格式采用“９６００，Ｎ，８， １”，即波特率为９６００ｂｐｓ，无奇偶校验位，８位数据 位，１位停止位。如果用户系统中的上位机是其它 的微处理器，可以根据系统要求的通信速率，使用更 高的波特率值。 ３．１波特 率时钟产生模块
ＢＡＵＤ ＲＡＴＥ Ｔｉｍｉｎｇ模块对系统时钟ＣＬＫ进行 分频，产生Ｒｘ—Ｍｏｄｕｌｅ模块和Ｔｘ—Ｍｏｄｕｌｅ模块需要 的时钟信号。
为了充分利用ＦＰＧＡ内部的全局时钟资源，最 大程度地保证各个模块工作时钟的同步性，我们设 计的模块统一使用一个系统时钟，需要不同频率的 时钟时，使用相同频率的使能信号控制系统时钟加 以实现。这要求使能信号的脉冲宽度必须等于一个
本文给出了一种基于硬件描述语言ＶｅｒｉｌｏｇＨＤＬ 和８ｂｉｔ嵌人式微控制器软核ＰｉｃｏＢｌａｚｅ的实现方案。 该方案不使用单片机，而是直接在ＦＰＧＡ中设计与 ＰＣ的异步串行通信模块。如果用户系统的上位机 不是ＰＣ，而是其它的微处理器，而且要求二者之间 高速通信（比如，波特率大于１２８０００ｂｐｓ），只需要简 单地修改一下本文的硬件接口和串口通信格式即可 实现ＦＰＧＡ和上位机的高速串行通信，这是传统的
由于ＰＣ发送数据的时钟和ＦＰＧＡ使用的时钟 是异步的，为了保证Ｒｘ—Ｍｏｄｕｌｅ模块正确接收来自 Ｐｃ的数据，本文在Ｒｘ—Ｍｏｄｕｌｅ模块中使用频率等于 波特率１６倍的串口时钟。当模块检测到Ｒ）【上出现 下降沿时，开始对串口时钟计数，当计到８个时，对 Ｒｘ取样，然后每隔１６个串Ｉ：３时钟周期，对Ｒｘ取样 一次。因为串口时钟的频率是波特率的１６倍，所以 每次取样都处在数据的中间时刻，保证了取样的正 确可靠。取样的时序图，如图３所示。
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微处理机
２００５薤
பைடு நூலகம்
协议解释，如果发现某个通信帧不符合通信协议，立 即要求上位机重传被破坏掉的通信帧，及时有效地 进行错误恢复。
下位机ＦＰＧＡ对协议进行解释，传统的做法是
使用有限状态机。该方法实现比较复杂，而且占用 资源大。在本文中，我们使用Ｘｉｌｉｎｘ公司提供的 ８ｂｉｔｓ嵌入式微控制器软核ＰｉｅｏＢｌａｚｅ进行协议解释， 所占资源少，而且设计方便。
单片机设计方案所不能实现的。 ２异步串行通信的软硬件平台
硬件平台为：ＰＣ作为异步串行通信的上位机， ＦＰＧＡ作为下位机，二者通过标准的ＲＳ２３２接口实
现互连。ＲＳ２３２电平和吼电平的转换通过Ｓｉｐｅｘ
公司的ＳＰ３８５ＥＣＡ实现，硬件接连如图１。如果用 户系统中的上位机是其它的微处理器，二者的工作 电平如果兼容，直接连接即可；如果不兼容，需要一 个逻辑电平转换芯片。
ＭＥＮＧ Ｆａｎ—．ｚｈｉ
（Ｓａｔｅｌｌｉｔｅ Ｎａｖｉｇａｔｉｏｎ ａｎｄ Ｐｏｓｉｔｉｏｎｉｎｇ Ｒ＆Ｄ Ｃｅｎｔｅｒ，Ｓｃｈｏｏｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ，ｔｈｅ Ｎａｔｉｏｎａｌ Ｕｎｉｖ．ｏｆＤｅｆｅｎｓｅ Ｔｅｃｈｎｏｌｏｇｙ，Ｃｈａｎｇｓｈａ ４１００７３，Ｃｈｉｎａ）
万方数据
５期
孟繁智：异步串行通信下位机的ＦＰＧＡ设计与实现
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３异步串行通信下位机的ＦＰＧＡ设计与实现 异步串行通信的下位机至少要包括三部分，一
是波特率时钟产生模块（ＢＡＵＤ ＲＡＴＥ Ｔｉｍｉｎｇ），二 是数据接收模块（Ｒｘ—Ｍｏｄｕｌｅ），三是数据发送模块 （Ｔｘ—Ｍｏｄｕｌｅ）。本文的设计除此之外，还增加了一 个通信帧协议解释模块（ＰｉｃｏＢｌａｚｅ）。这四部分构成 的总体结构，如图２。
Ａｂｓｔｒａｃｔ：Ｔｈｉｓ ｐａｐｅｒ ｐｒｅｓｅｎｔｓ ｈｏｗ ｔｏ ｕｓｅ ｔｈｅ ＦＰＧＡ．ｔｏ ｄｅｓｉｇｎ ｔｈｅ ｕｎｄｅｒ ｌｅｖｅｌｓ ｃｏｍｐｕｔｅｒ ｉｎ ａｓｙｎ—
ｃｈｒｏｎｏｕｓ ｓｅｒｉａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ，ａｎｄ ｆｏｃｕｓｅｓ Ｏｔｌ ｔｈｅ ｋｅｙ ｄｅｓｉｇｎ ｐｏｉｎｔｓ ｏｆ ｔｈｅ ｒｅｃｅｉｖｉｎｇ ｍｏｄｕｌｅ ｉｎ ＦＰＧＡ，
ｃｈｒｏｎｏｕｓ ｓｅｒｉａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｍｏｄｕｌｅ ｄｅｓｉｇｎｅｄ ｉｎ ｔｈｉｓ ｐａｐｅｒ ｉｓ ｒｕｎｎｉｎｇ ｓｔａｂｌｙ ａｎｄ ｒｅｌｉａｂｌｙ ｉｎ ｔｈｅ ｒｅａｌ
ｓｙｓｔｅｍ，ｗｈｉｃｈ ｐｒｏｖｅｓ ｔｈｅ ｃｏｉＴｅｃｔｎｅｓｓ ｏｆ ｔｈｉｓ ｐａｐｅｒ．
刚在Ｒｘ上检测到的下降沿只是一个毛刺，接收模 块复位到初始状态，等待下一个下降沿的出现。由 以上分析，我们不难看出，只有毛刺持续时间小于半 个数据宽度（当波特率为９６００ｂｐｓ时，该值约为０．２ ｍｓ）时，才能够滤掉；大于该值，接收模块并不能将
万方数据
３．３协议解释模块
为了提高数据在通信链路上传输的可靠性，上 位机向下位机发送数据，一般是按照某种协议进行 打包处理，这种打包后的数据流，一般称作通信帧 （Ｆｒａｍｅｓ ｉｎ ｃｏｍｍｕｎｉｃａｔｉｏｎ）。下位机对通信帧进行
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图３串口数据取样时序图
Ｒｘ—Ｍｏｄｕｌｅ模块的仿真时序图，如图４。其中， Ｒｘ表示输入的串行数据，Ｄａｔａ—ｏｕｔ表示串并变换后 的输出数据（图中使用十六进制表示），输出时刻对 应停止位的中点时刻，Ｄａｔａ—ｓｔｒｏｂｅ表示同步脉冲信 号。
了设计方案的正确性。 关键词：异步串行通信；现场可编程门阵列；微控制器
中图分类号：ＴＮ４０２
文献标识码：Ａ
文章编号：１００２—２２７９（２００５）０５—００９４—０３
Ｔｈｅ ＦＰＧＡ Ｄｅｓｉｇｎ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｔｈｅ Ｕ ｎｄｅｒ Ｌｅｖｅｌｓ Ｃｏｍｐｕｔｅｒ ｉｎ
Ａｓｙｎｃｈｒｏｎｏｕｓ ＳｅｒｉａＩ Ｃｏｍｍｕｎｉｃａｔｉｏｎ
审剖
上下载。 本文拟定了一个ＦＰＧＡ和ＰＣ的帧通信协议，并
且依据此协议，给出了ＰｉｃｏＢｌａｚｅ的处理流程。
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３．３．１帧通信协议
在 本文的设计中，帧通信协议定义如下。
图６一种帧通信协议结构 各字段的意义： ＬＮＧ：长度，１个字节，为ＴＹＰＥ＋ＤＡＴＡ所含的 字节数； ＴＹＰＥ：信息类型，１个字节； ＤＡＴＡ：数据段，字节数目可变； ＣＨＥＣＫ：１个字节，为ＬＮＧ＋，ＩＹＰＥ＋ＤＡＴＡ的８ 比特校验和。 ３．３．２ ＰｉｅｏＢｌａｚｅ的处理流程 微控制器ＰｉｃｏＢｌａｚｅ的时钟直接使用系统时钟， 中断信号来自Ｒｘ—Ｍｏｄｕｌｅ模块输出的同步脉冲信 号。ＰｉｃｏＢｌａｚｅ一旦检测到中断发生，便从输人端口 读人数据，然后根据帧通信协议进行协议解释。 ＰｉｃｏＢｌａｚｅ对协议解释完毕之后，从中提取出信 息数据，并将信息数据根据信息类型（ＴＹＰＥ）写入 相应的目的寄存器，同时将校验结果传到Ｔｘ—Ｍｏｄ— ｕｌｅ模块。处理流程如图７所示。 ３．４数据发送模块 Ｔｘ＿Ｍｏｄｕｌｅ模块若检测到ＰｉｃｏＢｌａｚｅ输出的校验 结果为错误，则将相应的信息类型（ＴＹＰＥ）按照串 口通信格式发送给ＰＣ，命令ＰＣ重传该类型的通信 帧；若ＰｉｃｏＢｌａｚｅ输出的校验结果正确，Ｔｘ—Ｍｏｄｕｌｅ模 块不予处理。
［Ｍ］．北京：清华大学出版社，２００４． ［３］Ｋｅｎ Ｃｈａｐｍａｎ．ＰｉｃｏＢｌａｚｅ ８一ｂｉｔ Ｍｉｃｒｏｃｏｎｔｒｏｉｌｅｒ ｆｏｒ Ｖｉｒ－
系统时钟周期，脉冲的边沿和系统时钟边沿对齐。 在本文的设计中，系统时钟取为１０ＭＨｚ，分频
使能信号为１５３８４６Ｈｚ和９６１５Ｈｚ。实际使用的波特 率是９６１５ｂｐｓ，虽然和规定的波特率９６００ｂｐｓ有 ０．２％的误差，但该误差不会影响ＦＰＧＡ与ＰＣ之间 的正常通信。 ３．２数据接收模块
Ｒｘ—Ｍｏｄｕｌｅ模块将来自Ｐｃ的串行数据风经串 并变换后输出，同时输出同步脉冲信号。
Ｎｏ．５ Ｏｃｔ．，２００５
微处理机
ＭＩＣＲＯＰＲＯＣＥＳＳＯＲＳ
第５期 ２００５年１０月
异步串行通信下位机的ＦＰＧＡ设计与实现
孟繁智 （国防科技大学电子科学与工程学院卫星导航定位研发中心，长沙４１００７３）
摘要：本文介绍了如何使用ＦＰＧＡ来设计异步串行通信中的下位机，重点分析了ＦＰＧＡ中接
收模块的设计要点，并且给出了仿真的时序图；同时给出了一种帧通信协议，介绍了微控制器软核 ＰｉｃｏＢｌａｚｅ进行协议解释的处理流程。本文设计的异步通信模块在实际系统中运行稳定可靠，证明
ｔｏｇｅｔｈｅｒ ｗｉｔｈ ｔｈｅ ｓｉｍｕｌａｔｅｄ ｔｉｍｉｎｇ ｇｒａｐｈｓ；Ｔｈｉｓ ｐａｐｅｒ ａｌｓｏ ｐｒｏｖｉｄｅｓ ａ ｔｙｐｅ ｏｆ ｆｒａｍｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｐｒｏｔｏ—
ｃｏｌ ａｎｄ ｔｈｅ ｐｒｏｃｅｓｓｉｎｇ ｆｌｏｗ ｏｆ ｔｈｅ ｓｏｆｔ ｍｉｃｒｏｅｏｎｔｒｏＵｅｒ ｃｏｒｅ ＰｉｃｏＢｌａｚｅ ｔｏ ｔｒａｎｓｌａｔｅ ｔｈｅ ｐｒｏｔｏｃ０１．Ｔｈｅ ａｓｙｎ—
万方数据
图７ ＰｉｃｏＢｌａｚｅ的处理流程
Ｔｘ—Ｍｏｄｕｌｅ模使用的波特率为９６１５ｂｐｓ。发送 数据处理起来较为简单，仅将通信帧的类型（１个字 节）作并串处理，然后按照串口通信格式发送出去 即可，此处不作详细的说明。
４结束语
本文介绍了如何使用ＶｅｒｉｌｏｇＨＤＬ和８ｂｉｔ嵌入 式微控制器软核ＰｉｅｏＢｌａｚｅ直接在ＦＰＧＡ内实现ＦＰ— ＧＡ和ＰＣ间异步串行通信的方法。文中分析了串 行通信的设计要点，并且对以通信帧方式传输的数 据流进行了协议解释方面的介绍和分析。本文设计 的异步串行通信模块，在实际的ＦＰＧＡ系统中运行
Ｋｅｙ ｗｏｒｄｓ：Ａｓｙｎｃｈｒｏｎｏｕｓ ｓｅｒｉａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ；ＦＰＧＡ；ＭｉｃｒｏｃｏｎｔｒｏＵｅｒ
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现代电子系统设计中，经常需要ＦＰＧＡ与ＰＣ进 行通信。传统的设计是在用户系统中增加一个小型 单片机，利用单片机和ＰＣ进行通信，然后在ＦＰＧＡ 中设计与单片机的接口电路。由于异步串行通信通 常情况下只是用户系统中的一部分，这种做法使得 用户除了在ＦＰＧＡ设计上需要精心考虑外，还要花 很多时间去设计单片机和ＰＣ的通信以及和ＦＰＧＡ 的接口，既浪费时间，又增加硬件设计的复杂度，同 时也降低了ＦＰＧＡ的功效。
图４ Ｒｘ—Ｍｏｄｕｌｅ模块的仿真波形
图３所示的取样时序除了可以保证取样时刻处 在数据的中间时刻，同时还可以对出现在Ｒ）（上的 低电平毛刺予以滤除。当Ｒｘ上出现下降沿时，开 始对串口时钟计数，计到８个时对Ｒ】【取样，如果此 时Ｒｘ＝０，说明通信确实开始；如果Ｒｘ＝ｌ，说明刚
其滤掉，而是认为通信开始，只是输出的并行数据是 错误的，后面的协议懈释模块将会对这种错误进行 处理。仿真结果进一步验证了我们的分析，参考图 ５，模块将出现在Ｒｘ上的毛刺滤掉了，并未对通信 产生影响。