时钟抖动的建模与仿真_上传

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数字钟的设计与仿真-完整演示、功能强大

数字钟的设计与仿真-完整演示、功能强大

闹钟
计时
开关群
五、原理图的设计
2、计时原理
五、原理图的设计 2.1 秒信号的产生 由555 定时器 得到1Hz 的脉冲,功能主要是产生标准秒脉冲信 号和提供功能扩展电路所需要 的信号。 555计时器构成的多谐振荡器的工作原理:
它由分压器、比较器、基本R—S 触发器和放电三极管等部分组成。
五、原理图的设计
2.3 译码电路设计之星期的显示 关于星期的显示,本小组采用指示灯亮灭来指示星期。
五、原理图的设计
2.3 译码电路设计 星期显示的译码电路直接由基本门电路组成:
五、原理图的设计 2.4 整点报时功能原理
蜂 鸣 器
判断是 否 是否 为55秒 前50秒 后
五、原理图的设计
555计时器的内部结构图
A

A

五、原理图的设计
多谢振荡器的模拟电路图
五、原理图的设计
2.2 计数器模块原理 在数字钟的控制电路中,分和秒的控制都是一样的,都是由 一个十进制计数 器和一个六进制计数器串联而成的,在电路的设 计中我采用的是统一的器件 74LS161N 的反馈置数法来实现十进制 功能和六进制功能,根据74LS161 的结构 把输出端的0101 (十进 制为5)用一个与非门74LS00 引到Load 端便可置0,这 样就实现了 六进制计数。同样,在输出端的1001 (十进制为9)用一个与非门 74LS00 引到Load 端便可置0,这样就实现了十进制计数。在分和秒 的进位时, 用秒计数器的Load 端接分计数器的CLK控制时钟脉冲, 脉冲在上升沿来时计数 器开始计数。时计数器可由两个十进制计 数器串接并通过反馈接成二十四制计数器。
三、设计结果
我小组设计的数字钟已达到设计要求。可完成基本的计时功 能。 并设计有拓展项目:闹钟功能,计时部分添加星期的显示。

时钟抖动的建模与仿真_上传

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时钟抖动的建模与仿真——随机过程大作业报告1引言采样是数字通信系统中最重要也是最关键的一步。

比如,由模拟信源变为数字信源需要AD采样,接收端将接收信号数字化也需要AD采样,而采样都需要通过振荡器产生采样信号;在载波系统中,接收端需要通过振荡器产生与发送端同频同相的载波信号,在OFDM系统中,接收端则需要通过本地振荡器产生产各个子载波。

通过对通信原理、数字信号处理、数字通信等课程的学习知道,在分析本地振荡产生的信号的时钟抖动分析,都运用随机过程中的中心极限定理的知识,认为各种随机因数使时钟抖动是一个高斯过程;即我们都很清楚每个时刻的随机时间抖动都是一个高斯变量,但是各个时刻的高斯时间抖动之间是什么关系我们却很少提及。

基于以上问题,我们认为很有必要去弄清楚,这个高斯的采样抖动信号在时间上呈现出什么样的关系,通过深层次的产生机理的分析弄清楚它的产生要素,以方便我们在平时的学习和研究过程中,比如仿真需要时,能够更贴近实际的去引入时间抖动。

在本文的第二部分中,将通过研究一个振荡器的振动模型,来分析时钟抖动产生的激励,通过分析我们最终得出,时钟抖动噪声其实是一个维纳过程的重要结论。

第三部分,则是通过阅读文献,得到时钟抖动有很多重要的性质。

第四部分主要是以第二部分的模型为基础,进行matlab仿真以验证,此模型产生的时钟抖动是否满足人们已经的到的关于时钟抖动的各种性质(第三部分中所述性质),以验证模型的正确性。

第五部分,则进行总结,提出几个值得思考的问题,并给出自己的初步想法。

时钟抖动的建模在参考文献【1】中用数学手段详细分析了时钟抖动产生的激励,这一部分我们就是以此文献为基础对时钟抖动进行建模分析的。

振荡器所满足的方程图一、振荡器模型对于以上模型的振荡器满足如下振动方程:(1)就是噪声源,此处的讨论中在不同时刻是一系列相互独立的高斯白噪声。

要解如上方程需做如下假设:1) 将的二项分为两项和,这样方程(1)变为:(2)2) 对于以上的将贡献方程(2)的稳态解,而项只对稳态解的参数有影响即,(3)方程(3)的解为(4)称为相位偏差,即使很小也会随时间剧烈变化。

两种成形滤波器抗时钟抖动性能的仿真与分析

两种成形滤波器抗时钟抖动性能的仿真与分析

2 升余弦滤波器和平 方根升余弦滤波器
在实 际中,理想 低通成 形滤 波器存 在两 个 问题 。一 是频 域 的陡峭截 . 1 特性难 以实现 ,二
是在时域上,s (/ 波形的前导和后尾起伏较人 ,衰减较慢 ,q , 的定时误差都会导致 i t 1 n tl 4,
严重 的码 间干 扰 。
21 . 升余 弦滚 降滤波器 的频域响应是具有 下列定义 的理想函数:
维普资讯
20 0 8全 国信 息化 发展 与新技术 学术 人会— — 技 术与 方案

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Si a o a d n y S f mi g t er I ti n n A aI si o Ti n Ji t mu
R b s es f wo n s f h pi g I er o u tn s or T Ki d o S a n Fi s t
1 引言
在 数字通 信 中,只有 实现 了位 同步 ,接收机 才 能在 最佳采 样 点处进 行采样 ,获得最 佳 的 信噪 比。但在 实际工 程 中 ,严 格 的位 同步却 并不 容易 做 到 ,往 往会存 在一 定的定 时误差 ,即 时钟 抖动 。较 小 的时钟 抖动可 以引起严重 的码 间 串扰 。 成 形滤波 器可 以抑 制码 间 串扰 的影 响, 不 同的成形 滤波 器 , 时钟抖动 的效 果是 不 同 但 抗 的。通 过 使用 M t a a l b对升 余弦 和平 方根升余 弦滤 波器 进行 仿真 ,可 以掌握它 们 的抗 时钟抖 动特 性 ,为以后 的实际 工程 设计做 好准备 。

应用于连续时间∑Δ调制器的时钟抖动建模方法

应用于连续时间∑Δ调制器的时钟抖动建模方法

应用于连续时间∑Δ调制器的时钟抖动建模方法严皓;秦鹏;周健军【期刊名称】《中国科技论文》【年(卷),期】2014(000)007【摘要】提出了一种能够快速而精确地模拟时钟抖动的建模方法,可应用于连续时间Sigma-Delta调制器(continuous-time sig-ma-delta-modulator,CT-SDM)等系统的仿真与验证。

相较于传统的基于离散时间的建模方法,所提出的一种基于连续时间的模型,可以灵活地应用于各种连续时间电路中,且可在保证精度的情况下,快速完成仿真。

给出了关于时钟抖动的理论分析和该模型的数学理论推导,并通过搭建一个完整的连续时间Sigma-Delta调制器,验证了所提时钟抖动方法的正确性与可行性,仿真时间在数十秒内。

%A fast and accurate method is proposed to model clock j itter for the simulation of systems like continuous-time sigma-delta pared to the traditional discrete-time based method,the proposed technique is continuous-time based, which is more convenient and faster in the related simulations for continuous-time systems.The theoretical and mathematical a-nalysis of clock j itter and proposed model are presented to verify its validity.A continuous-time modulator is built,and the simu-lation could be successfully finished in tens of seconds.【总页数】4页(P758-761)【作者】严皓;秦鹏;周健军【作者单位】上海交通大学微电子学院,模拟与射频集成电路中心,上海200240;上海交通大学微电子学院,模拟与射频集成电路中心,上海200240;上海交通大学微电子学院,模拟与射频集成电路中心,上海200240【正文语种】中文【中图分类】TN453【相关文献】1.应用于连续时间∑Δ调制器的时钟抖动建模方法 [J], 严皓;秦鹏;周健军;2.低抖动、扩展频谱时钟调制器 [J],3.低抖动、扩展频谱时钟调制器 [J],4.应用于高速数据采集系统的超低抖动时钟电路 [J], 李海涛;李斌康;阮林波;田耕;张雁霞5.连续时间型ΣΔ调制器的系统级设计和建模方法 [J], 张翼;叶天凤;洪志良;刘洋因版权原因,仅展示原文概要,查看原文内容请购买。

SpaceWire时延抖动的仿真

SpaceWire时延抖动的仿真

SpaceWire时延抖动的仿真侯剑儒;陈晓敏【摘要】SpaceWire总线是欧洲空间局为航天应用而设计的一种高速、点对点、全双工的总线网络.时延抖动是表征网络传输性能的关键参数,它度量了端到端的最大传输时延和最小传输时延的差.通过建模仿真,对于某特定应用场景下的SpaceWire总线的时延抖动进行了定量分析和研究.利用Opnet建立仿真模型,通过仿真得出最大传输时延和最小传输时延,从而统计出时延抖动.对时延抖动进行定性、定量的分析,获得对时延抖动有影响的关键参数.根据分析结论,提出了分优先级、分时和动态路由算法三种改善时延抖动的建议和方法.本文的研究成果对于构建低时延抖动的SpaceWire总线网络具有参考意义.【期刊名称】《国防科技大学学报》【年(卷),期】2013(035)005【总页数】7页(P114-119,134)【关键词】时延抖动;网络仿真;星载网络【作者】侯剑儒;陈晓敏【作者单位】中国科学院空间科学与应用研究中心,北京100190;中国科学院空间科学与应用研究中心,北京100190【正文语种】中文【中图分类】TP393.1SpaceWire总线是欧洲空间局为航天应用而设计的一种高速、点对点、全双工的总线网络[1],它以IEEE 1355-1995和LVDS两个商业标准为基础,汲取了1394技术、ATM技术、以太网技术的优点,同时考虑了空间应用的特点[2-4]。

SpaceWire标准相对于其他的数据传输协议较为简单,在FPGA和ASIC上都可实现[5]。

目前,在ESA、NASA、JAXA以及国际空间站等的多个已经在轨飞行和将要发射的任务中,SpaceWire技术都得到了成功的应用[6]。

随着空间网络结构复杂化和规模急剧扩展以及空间网络的应用多样化,单纯地依靠经验进行网络的规划和设计、网络设备的研发以及网络协议的开发,已经不能适应网络的发展。

网络仿真可以有效提高网络规划和设计的可靠性和准确性,降低网络投资风险,减少不必要的投资浪费[7]。

4?bitFLASHADC行为级建模与仿真

4?bitFLASHADC行为级建模与仿真

4?bit FLASH ADC⾏为级建模与仿真2019-10-15摘要:基于Matlab/Simulink的平台,设计并实现了⼀种新型的单通道4?bit FLASH ADC⾏为级仿真模型,模型充分考虑到时钟抖动、失调电压、迟滞效应、⽐较器噪声等⾮理想特性,使整个系统更逼近实际电路。

在输⼊信号为1 GHz,采样时钟频率为500 MHz时,对⾮理想模型进⾏时域及频域分析,创建的模型和系统仿真结果可为ADC系统中的误差、静态特性及动态特性研究提供借鉴。

关键词: FLASH ADC; Matlab/Simulink;⾏为级建模;⾮理想特性中图分类号: TN911?34 ⽂献标识码: A ⽂章编号: 1004?373X(2013)22?0120?04ADC是数据采集系统的重要部件,常⽤的⾼速⾼精度ADC主要分为:并⾏ADC(FLASH ADC)、流⽔线ADC(Pipeline ADC)、过采样ADC(Sigma?Delta ADC)等。

在实际电路设计中,ADC采样率和分辨率是⼀对⽭盾,要实现⾼采样率就难以达到⾼分辨率。

FLASH ADC采样率最⾼,常⽤于500 MS/s以上采样率的场合,⽐如超宽带通信,但其分辨率⼀般只能达到4~8位,是常⽤的⾼速数据采集ADC。

1 设计简介在集成电路数模混合设计中,通常采⽤⾃顶向下的设计流程,如图1所⽰。

为了提⾼电路设计效率及仿真速度,对电路进⾏⾏为级建模已经成为设计的重要环节[1]。

本⽂基于Matlab和Simulink[2]⼯具分析FLASH ADC的架构特点并建⽴单通道FLASH ADC的⾏为级模型,充分考虑各⾮理想特性并进⾏仿真分析,为ADC系统指标分配及具体的电路设计提供了有⼒的参考条件。

2 FLASH ADC结构特点图2为FLASH ADC的结构框图[3],参考电压Vref经分压电阻⽹络输出若⼲个参考电压,和输⼊的模拟信号Vin输⼊⾄⽐较器阵列,得到⽐较值组成温度计码,该温度计码值经编码器得到输出的数字信号Data_out。

时钟抖动(ClockJitter)和时钟偏斜(ClockSkew)

时钟抖动(ClockJitter)和时钟偏斜(ClockSkew)

时钟抖动(ClockJitter)和时钟偏斜(ClockSkew)系统时序设计中对时钟信号的要求是⾮常严格的,因为我们所有的时序计算都是以恒定的时钟信号为基准。

但实际中时钟信号往往不可能总是那么完美,会出现抖动(Jitter)和偏移(Skew)问题。

所谓抖动(jitter),就是指两个时钟周期之间存在的差值,这个误差是在时钟发⽣器内部产⽣的,和晶振或者PLL内部电路有关,布线对其没有影响。

如下图所⽰:除此之外,还有⼀种由于周期内信号的占空⽐发⽣变化⽽引起的抖动,称之为半周期抖动。

总的来说,jitter可以认为在时钟信号本⾝在传输过程中的⼀些偶然和不定的变化之总和。

时钟偏斜(skew)是指同样的时钟产⽣的多个⼦时钟信号之间的延时差异。

它表现的形式是多种多样的,既包含了时钟驱动器的多个输出之间的偏移,也包含了由于PCB⾛线误差造成的接收端和驱动端时钟信号之间的偏移。

时钟偏斜指的是同⼀个时钟信号到达两个不同寄存器之间的时间差值,时钟偏斜永远存在,到⼀定程度就会严重影响电路的时序。

如下图所⽰:信号完整性对时序的影响,⽐如串扰会影响微带线传播延迟;反射会造成数据信号在逻辑门限附近波动,从⽽影响最⼤/最⼩飞⾏时间;时钟⾛线的⼲扰会造成⼀定的时钟偏移。

有些误差或不确定因素是仿真中⽆法预见的,设计者只有通过周密的思考和实际经验的积累来逐步提⾼系统设计的⽔平。

Clock skew 和Clock jitter 是影响时钟信号稳定性的主要因素。

很多书⾥都从不同⾓度⾥对它们进⾏了解释。

其中“透视”⼀书给出的解释最为本质:Clock Skew: The spatial variation in arrival time of a clock transition on an integrated circuit;Clock jitter: The temporal vatiation of the clock period at a given point on the chip;简⾔之,skew通常是时钟相位上的不确定,⽽jitter是指时钟频率上的不确定(uncertainty)。

数字时钟的Multisim设计与仿真

数字时钟的Multisim设计与仿真

资料范本本资料为word版本,可以直接编辑和打印,感谢您的下载数字时钟的Multisim设计与仿真地点:__________________时间:__________________说明:本资料适用于约定双方经过谈判,协商而共同承认,共同遵守的责任与义务,仅供参考,文档可直接下载或修改,不需要的部分可直接删除,使用时请详细阅读内容电子电路Multisim设计和仿真学院:专业和班级:姓名:学号:数字时钟的Multisim设计和仿真一、设计和仿真要求学习综合数字电子电路的设计、实现和调试1. 设计一个24或12小时制的数字时钟。

2. 要求:计时、显示精确到秒;有校时功能。

采用中小规模集成电路设计。

3. 发挥:增加闹钟功能。

二、总体设计和电路框图1. 设计思路1).由秒时钟信号发生器、计时电路和校时电路构成电路。

2).秒时钟信号发生器可由555定时器构成。

3).计时电路中采用两个60进制计数器分别完成秒计时和分计时;24进制计数器完成时计时;采用译码器将计数器的输出译码后送七段数码管显示。

4).校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。

2. 电路框图分计数器时计数器秒计数器译码器译码器译码器校时电路秒信号发生器数码管显示数码管显示数码管显示图1. 数字钟电路框图三、子模块具体设计1. 由555定时器构成的1Hz秒时钟信号发生器。

由下面的电路图产生1Hz的脉冲信号作为总电路的初输入时钟脉冲。

图2. 时钟信号发生电路2. 分、秒计时电路及显示部分在数字钟的控制电路中,分和秒的控制都是一样的,都是由一个十进制计数器和一个六进制计数器串联而成的,在电路的设计中我采用的是统一的器件74LS160D的反馈置数法来实现十进制功能和六进制功能,根据74LS160D的结构把输出端的0110(十进制为6)用一个与非门74LS00引到CLR端便可置0,这样就实现了六进制计数。

由两片十进制同步加法计数器74LS160级联产生,采用的是异步清零法。

时钟抖动测量方法

时钟抖动测量方法

时钟抖动测量方法
吴义华;宋克柱;何正淼
【期刊名称】《数据采集与处理》
【年(卷),期】2006(021)001
【摘要】研究了时钟抖动的测量方法,并根据时钟抖动与ADC采样信号信噪比之间的关系,提出利用信噪比测量时钟抖动的两种方法:(1)通过信噪比与信号频率之间的关系计算时钟抖动的频率扫描法;(2)通过信噪比与信号幅度之间的关系计算时钟抖动的幅度扫描法.同时利用Matlab分别对两种方法进行了仿真和验证.最后用这两种方法分别测量了锁相环时钟和晶振时钟的抖动.测量结果表明,频率扫描法、幅度扫描法测量时钟抖动操作简单、测量精确,并且具有很好的一致性.
【总页数】4页(P99-102)
【作者】吴义华;宋克柱;何正淼
【作者单位】中国科学技术大学近代物理系,合肥,230026;中国科学技术大学近代物理系,合肥,230026;中国科学技术大学近代物理系,合肥,230026
【正文语种】中文
【中图分类】TP274.2
【相关文献】
1.Silicon Labs推出具有高时钟树功能集成度的低抖动时钟缓冲器 [J],
2.Silicon Labs推出具有高时钟树功能集成度的低抖动时钟缓冲器 [J], 无
3.单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计 [J], 刘煦;李云铎;叶联
华;黄张成;马英杰;黄松垒;方家熊
4.Silicon Labs发布56G/112G SerDes时钟产品系列 Si539x时钟提升频率灵活性和抖动性能 [J],
5.Silicon Labs推出高时钟树功能集成度的低抖动时钟缓冲器 [J],
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基于DSP时钟抖动测量系统的研究与实现

基于DSP时钟抖动测量系统的研究与实现

基于DSP时钟抖动测量系统的研究与实现王学力;任全会【期刊名称】《科学技术与工程》【年(卷),期】2013(013)017【摘要】An approach for the realization of high precision jitter measurement system based on DSP technology is described.It takes DSP system as a core of signal processing and control for jitter measurement system.Through multi-phase data conversion tracking loop,this system can realize the measurement of jitter with high accuracy.This design is based on a system-level circuit.By deriving the error of DSP algorithm model and jitter,it completes system customization.The simulation and verification can be done taking use of Matlab.In the case of the same sampling period,the test accuracy of this method is improved compared to traditional analog measurement methods and single-phase measurement ones (RMS error is about one sixth of the conventional method).In addition,Measurement accuracy is very stable the operation is simple.%介绍了一种基于DSP技术高精度抖动测量系统的实现方法,以DSP系统作为抖动测量系统的信号处理和控制的核心,该系统利用多相位数据转换跟踪环的方法可以对抖动进行高精度测量.系统设计方法是基于一种系统级电路,通过DSP算法模型和抖动误差的推导完成对系统的定制.利用Matlab可以进行仿真和验证.在采样周期相同的情况下,此种方法的测试精度相对于传统的模拟测量方法和单相位测量方法的测试精度提高很多(均方根误差最大时,只是传统方法的方根误差的1/6).而且测量精度非常稳定,操作也很简单.【总页数】4页(P4968-4971)【作者】王学力;任全会【作者单位】郑州铁路职业技术学院,郑州450052;郑州铁路职业技术学院,郑州450052【正文语种】中文【中图分类】TP274.2【相关文献】1.基于改进延迟锁相环的高速低抖动时钟电路的开发与设计 [J], 沈学锋2.基于FPGA的低抖动时钟锁相环设计方法 [J], 安书董;李明;王宛人;吴波;索晓杰3.基于阿秒抖动光纤锁模激光器的时钟同步∗ [J], 秦鹏;宋有建;胡明列;柴路;王清月4.基于ADC噪声分布的亚皮秒级时钟抖动测试方法 [J], 刘洁;王轩;龚科;马伟;周国昌;袁雅婧5.基于DSP的绝缘油介质损耗数字测量系统研究与实现 [J], 王同业因版权原因,仅展示原文概要,查看原文内容请购买。

摆钟运动的simulink动态仿真

摆钟运动的simulink动态仿真

摆钟运动的simulink动态仿真
薛申芳;鞠金东;马建珍
【期刊名称】《邢台学院学报》
【年(卷),期】2008(023)004
【摘要】任何使用数学方式进行描述的动态系统都可以使用simulink进行建模、仿真与分析.通过摆钟运动系统的动态仿真,可以进一步体会simulink在动态仿真中完成诸如数据分析、过程自动化、优化参数等过程.
【总页数】2页(P96-97)
【作者】薛申芳;鞠金东;马建珍
【作者单位】邢台学院数学系,河北邢台,054001;邢台学院数学系,河北邢
台,054001;邢台学院数学系,河北邢台,054001
【正文语种】中文
【中图分类】TP301.6
【相关文献】
1.基于Matlab/Simulink的嫦娥二号探月轨道运动的动态仿真 [J], 张林;金珠;眭蓓蓓
2.基于Matlab/Simulink的嫦娥一号探月轨道运动的动态仿真 [J], 张林;金珠;眭蓓蓓
3.基于Matlab/Simulink的ADSR堆芯动态仿真实验设计 [J], 曾文杰;李楚豪;罗润;陈乐至;谭旭;杜尚勉
4.机械振动的Matlab/Simulink动态仿真及可视化研究 [J], 马建立;付志粉
5.机械振动的Matlab/Simulink动态仿真及可视化研究 [J], 马建立;付志粉
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抖动仿真方法

抖动仿真方法

抖动仿真方法我折腾了好久这个抖动仿真方法,总算找到点门道。

我一开始啊,那真的是瞎摸索。

我就想啊,这抖动得怎么能仿真出来呢?我最先想到的就是直接给物体加一个随机的力,就好像你在一个平静的池塘里,突然拿个棍子乱搅一通,我以为这样就能让物体像真实情况下那样抖动起来呢。

但结果啊,那抖动特别地不自然,就跟抽风了似的,一点都不像我们想要的那种有规律又有随机因素的抖动。

后来我又试了个方法,我从振动的角度去想。

咱们都知道那种老式洗衣机,它在甩干的时候可劲儿地摇晃,我就以这个为例子,想给物体设置几个特定的振动频率,然后再把这些频率组合起来。

这么干的时候,感觉是有那么点样了,可还是缺点啥。

这个时候啊,我突然意识到,我只考虑了有规律的振动,完全忽略了实际情况下的随机干扰。

就像在现实世界里,即使一个东西按照一定频率振动,周围环境也总会给它一些不可预测的影响。

比如说风啊,周围其他东西的微小碰撞啊。

然后我就想,我得给之前设置好的振动频率再加一些随机的波动。

这可难倒我好一阵子了,我试过很简单的给每个频率加个小的随机数,但是这样又把整个系统搞乱了,抖动变得毫无逻辑。

再后来啊,我重新换了个思路。

我把整个抖动过程分阶段,就像你画画得先画草图,再上色一样。

我先确定一个基本的振动框架,这个框架就像是房子的大梁,让抖动有个大致的方向和规律。

然后在这个基础上,给每个时间段都添加一些随机的小干扰,就像给房子贴上不同形状的小瓷砖似的,让它看起来更自然更丰富。

现在啊,我觉得这个方法比较靠谱。

不过我也不确定是不是适用于所有的抖动仿真情况。

我觉得如果有人也在做这个,不妨多从实际的例子里找灵感,像看那些在风中摇曳的树枝啊,或者是行驶在坑洼路面上汽车的摇晃。

这些真实的例子如果能分析透了,肯定对这个抖动仿真方法有很大的帮助。

还有啊,在做这个抖动仿真的时候,数据记录可太重要了。

你要是不把每次尝试的数据记下来,就跟你做菜不记配料表似的,下次想重复这个味道都难,你根本不知道之前哪里做得好,哪里做得不好。

基于数据转换跟踪环的时钟抖动测试算法

基于数据转换跟踪环的时钟抖动测试算法

基于数据转换跟踪环的时钟抖动测试算法李欣未;沈雷;赵知劲【期刊名称】《计算机工程》【年(卷),期】2011(037)001【摘要】提出基于数据转换跟踪环的光通信时钟抖动的测试算法.根据抖动测试模型推导得到等效基带相位模型,给出抖动测试误差幅度的表达式,说明抖动测试幅度与环路滤波器增益、抖动源幅度和抖动源频率有关.FPGA定点仿真表明,抖动测试误差幅度的仿真与理论结果一致.该算法为光通信中的抖动测试提供了一个简单、精确的方法.%This paper proposes an algorithm on clock jitter measurement in optical communication based on Data Transition Tracking Loop (DTFL). On the basis of jitter test model, equivalent base-band phase model is given, and a formula about amplitude of jitter error is deduced. The formula shows relationship between jitter error and gain of loop filter, jitter amplitude, jitter frequency. Fixed-point simulation by FPGA shows that the same error amplitude in jitter test can be obtained for the theory and the simulation. For optical communications, the algorithm has the advantages of simple and precise method.【总页数】3页(P268-269,272)【作者】李欣未;沈雷;赵知劲【作者单位】杭州电子科技大学通信工程学院,杭州,310018;杭州电子科技大学通信工程学院,杭州,310018;杭州电子科技大学通信工程学院,杭州,310018【正文语种】中文【中图分类】TP301.6【相关文献】1.基于时钟抖动跟踪的PLL工作稳定性监测 [J], 占文生;钟子发;龚伟;于国成2.基于改进延迟锁相环的高速低抖动时钟电路的开发与设计 [J], 沈学锋3.基于FPGA的低抖动时钟锁相环设计方法 [J], 安书董;李明;王宛人;吴波;索晓杰4.多相位数据转换跟踪环的抖动测试 [J], 李欣未;沈雷;赵知劲5.基于ADC噪声分布的亚皮秒级时钟抖动测试方法 [J], 刘洁;王轩;龚科;马伟;周国昌;袁雅婧因版权原因,仅展示原文概要,查看原文内容请购买。

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时钟抖动的建模与仿真——随机过程大作业报告1引言采样是数字通信系统中最重要也是最关键的一步。

比如,由模拟信源变为数字信源需要AD采样,接收端将接收信号数字化也需要AD采样,而采样都需要通过振荡器产生采样信号;在载波系统中,接收端需要通过振荡器产生与发送端同频同相的载波信号,在OFDM系统中,接收端则需要通过本地振荡器产生产各个子载波。

通过对通信原理、数字信号处理、数字通信等课程的学习知道,在分析本地振荡产生的信号的时钟抖动分析,都运用随机过程中的中心极限定理的知识,认为各种随机因数使时钟抖动是一个高斯过程;即我们都很清楚每个时刻的随机时间抖动都是一个高斯变量,但是各个时刻的高斯时间抖动之间是什么关系我们却很少提及。

基于以上问题,我们认为很有必要去弄清楚,这个高斯的采样抖动信号在时间上呈现出什么样的关系,通过深层次的产生机理的分析弄清楚它的产生要素,以方便我们在平时的学习和研究过程中,比如仿真需要时,能够更贴近实际的去引入时间抖动。

在本文的第二部分中,将通过研究一个振荡器的振动模型,来分析时钟抖动产生的激励,通过分析我们最终得出,时钟抖动噪声其实是一个维纳过程的重要结论。

第三部分,则是通过阅读文献,得到时钟抖动有很多重要的性质。

第四部分主要是以第二部分的模型为基础,进行matlab仿真以验证,此模型产生的时钟抖动是否满足人们已经的到的关于时钟抖动的各种性质(第三部分中所述性质),以验证模型的正确性。

第五部分,则进行总结,提出几个值得思考的问题,并给出自己的初步想法。

时钟抖动的建模在参考文献【1】中用数学手段详细分析了时钟抖动产生的激励,这一部分我们就是以此文献为基础对时钟抖动进行建模分析的。

振荡器所满足的方程图一、振荡器模型对于以上模型的振荡器满足如下振动方程:(1)就是噪声源,此处的讨论中在不同时刻是一系列相互独立的高斯白噪声。

要解如上方程需做如下假设:1) 将的二项分为两项和,这样方程(1)变为:(2)2) 对于以上的将贡献方程(2)的稳态解,而项只对稳态解的参数有影响即,(3)方程(3)的解为(4)称为相位偏差,即使很小也会随时间剧烈变化。

3) 项将使方程(3)的解加上一项很小的扰动,即最终方程(2)的解为:(5)通过以上分析,我们知道时钟抖动就是在理想的稳定信号上加上了,两项噪声如式(5)所示,我们通过一个图来表示,如图二所示:图二、时钟抖动模型图二是产生采样脉冲信号时的噪声模型,项使采样时刻发生偏转,项在时间轴上加上一个随机噪声,一般认为项相对于脉冲信号很小可以忽略,只考虑项的影响。

噪声项解的分析1) 对于以上的满足如下条件:(6)由于是随机噪声源,因此也必是随机的。

满足以下条件:(7)满足以下条件:(8)其中,,定义:,2)将(5)带入(2)有:(9)(10)其中,,定义:,最终有:(11)定义方程(11)的特征解:(12)其中,是周期为T的非奇异矩阵,,,是时放大器的特征值,特征函数为,是矩阵的列,是矩阵的行,对任意的t成立。

做以上说明后,对于方程(11)的解为:(13)此处,进一步化简有:(14)正是由于振荡器的振动方程加上了和的影响,故而变得不稳定进而产生时钟抖动。

一般情况下忽略不计。

的统计特性分析()t前面已假设是一串稳定的相符统计独立的高斯白噪声所组成的向量,由前知满足方程(6)。

1) 设,的n维联合分布函数为:。

2)设一维概率密度函数为:,满足以下方程:(15)其中,,;有前面定义知,和都是以T为周期的函数,所以的表达式可知它是以T为周期的周期函数。

设(16)3)定义的特征函数为:且满足:(17)(18)其中,,所以,,。

c反映了振荡器的稳定度,对于一般的积分振荡器c的取值在到范围之内,对于恒温晶体振荡器(Oven Controlled Crystal Oscillator (OCXO)),c的取值可达到,c越小则振荡器的性能越好。

(18)式表示的是一个高斯变量的特征函数,且此高斯变量的方差随时间线性增加,即实际上是一个维纳过程。

4)可计算出的自相关函数为:也即,,其中m, c均为常数,如前所求;由此可知的自相关函数与采样时间有关,即是非平稳的。

一般认为,,且与无关,即是一个独立增量过程。

综上,是:非平稳的二阶矩过程独立增量过程在t时刻服从高斯分布,均值为0,方差为由于在t时刻的方差随时间线性增长,由维纳过程的定义:若一个随机过程{X(t),t>=0}满足:(1)X(t)是独立增量过程;(2)任意s,t>0,X(s+t)-X(s)~N(0,c^2*t),即X(s+t)-X(s)是期望为0,方差为c^2*t的正态分布;(3)X(t)关于t是连续函数。

则称{X(t),t>=0}是维纳过程(Wiener process)或布朗运动。

由此可知是一个维纳过程。

经过以上分析可知,振荡器之所以产生的信号会有误差,其主要原因是其时间因子上加入了一个维纳过程的时间抖动,它是一个非平稳过程,从而在接收端用本地信号进行采样时其时间上会存在一个抖动也就是我们常说的时钟抖动。

时钟抖动在采样中的影响文献【2】、【3】中分别从不同的角度分析了ADC采样过程中,时钟抖动噪声的功率谱、信噪比等特性的分析。

再此部分理论分析时,我们采用文献【2】中将一般信号进行复数形式的傅里叶展开的办法分析时钟抖动对一般信号在功率谱的信噪比方面的影响的影响。

在后面一部分的仿真过程中则仿造文献【3】中,对单频信号,或则很少的几个单频信号相加的和信号进行分析。

ADC采样模型此处以Σ-ΔADCs为例其模型如图三所示。

图三、Σ-ΔADCs采样模型在用本振信号进行采样时,存在时钟抖动,抖动模型正如前面所分析。

对时钟抖动信号的功率谱和信噪比分析1)设输入为周期信号,周期为T0,,,则ADC的输入信号可表示为:(19)假设各频率分量的初始相位之间相互独立且服从内的均匀分布,(20)进一步写为:(21)其中满足: (22)即各频率分量之间相互正交,是宽平稳的。

2)设采样周期为T ,为n 时刻的始终抖动,则有第n 个采样时刻为:,与第一部分中的关系为:()Jn nT α=。

所以采样误差为:(23)所以始终抖动误差信号的平均功率为:即,(24)(24)成立是因为前面所讲,个频率分量互不相关。

由于是均值为0的高斯变量,故有,所以,,从而有:(25)的自相关函数为:进一步求得:(26)3)若令,这输入信号变为非周期信号,此时设输入信号的功率谱密为,则此时噪声信号的平均功率为:(27)自相关函数为:(28)此时信号对时钟抖动噪声的信噪比为:(29)4) 由前面的建模知: 00J =,1ni Jn i δ==∑,1n n i J J δ-=-,显然由第一部分可知是独立增量过程,即各i δ之间相互独立,~(0,)i N cT δ。

还满足:0Jn μ=,2()Jn nT cnT ασσ==,~(0,)Jn N cnT 。

此时以上各式中:(30)(31)其中,即为Jn。

5)将式(30)、(31)带入(26)式可得周期信号的自相关函数为:(32)由于自相关函数不仅与时间差k=n-m有关,而且与绝对采样时间n有关,所以是一个非平稳的随机过程。

令时,(32)式存在傅里叶变换(k个点的离散傅里叶变换),此时可近似的利用维纳-辛钦公式求出信号的功率谱:(33)6)对于实际的采样点数不可能满足,因此(33)式并不能用于实际检验,为此,我们先去一个最大采样点数N,让采样点数n从0到N-1变化,每个n都会得出一个功率谱密度函数,最终在N限制下的平均功率谱密度取为:(34)当平均采样时间间隔NT很大时,此平均功率谱密度近似为:(35)其中,(36)反映噪声功率谱在信号频谱上相对于信号功率的增益;随的增加而很快增加。

(37)反映的是当N有限时对的洛伦兹频谱想得一个加权滤波(相当于频谱上的窗函数);是一个复振荡信号,故也有复振荡分量;随着平均采样时间NT的增大而减小,当NT很大时,在为的整数倍处为0,在取其它值是近似为1.通过以上的分析知,当平均采样时间NT很大时,时钟抖动引起的噪声功率谱分为两部分,第一部分是在每个信号频谱分量上叠加了一个噪声,噪声功率对信号功率的增益为,在其它频谱上也引入了噪声项,由于是一个快衰减信号,如图四所示。

所以这一项噪声信号也集中在各个信号频谱周围。

图四、函数图形总的效果就是,采样时钟抖动最终在源信号谱周围很窄的频带内加入了噪声项,即时钟抖动噪声并不是白噪声,它不能像处理高斯白噪声那样通过过采样来提高信噪比,且随着信号频率的增加在周围的噪声将增大。

时钟抖动噪声特性的仿真分析通过前面几个部分的分析,我们得出了噪声的如下几个特征:是方差随时间线性增长的维纳过程。

信号谱上的噪声功率随频率升高而增大。

噪声谱分布在信号谱周围很窄的频带内,相当于带内噪声,无法通过过采样来提高信噪比。

针对时钟抖动噪声的如上特性,我们从以下四个方面进行了仿真。

通过对单频正弦信号进行多次采样求平均,以验证在一次过程中是否采样点越靠后的点噪声功率越大。

通过对多个单频正弦信号的和信号进行采样,以验证噪声功率谱分布是否分布在信号频谱周围,且观察是否对于信号的高频分量的噪声功率更大。

对同一个正弦信号采样多次,改变过采样率,即在总时间不变的情况下增加采样点数N ,画出信噪比曲线,看信噪比对过采样率的变化规律。

对同一个正弦信号进行多次采样,改变采样点数N (采样周期不变),画出信噪比随N 的变化规律,并与第二部分中的理论值对比。

随采样时刻的变化特性的仿真对于单频信号:()cos(2)s nT A fnT πφ=+ (38)()cos(2())n n s nT J A f nT J πφ+=++ (39)()()()cos(2())cos(2)2sin()sin(2)2sin(2)n n n n e nT s nT J s nT A f nT J A fnT A fJ fnT fnT A fJ fnT πφπφπππφππφ=+-=++-+=-++≈-+ (40)从(40)式可以看出第n 个采样时刻的误差是与n 时刻的抖动误差n J 成正比的,e(nT)随采样时刻的平均功率的包络即是n J 的方差随n 的变化情况,即随n 线性增长。

仿真结果如图五所示。

图五、噪声功率随采样时刻n的变化情况从图五也验证了(40)式的正确性。

时钟抖动噪声的功率谱分析此处仿真时采用了3个单频信号的叠加情况的,且它们的频率是倍频关系。

信号功率谱如图六所示。

图六、3个单频信号的功率谱(频谱)采样并加入时钟抖动之后的功率谱如图七所示。

图七、采样之后的功率谱可以看出,随着信号频率的升高,在信号谱上叠加的噪声是快速增加的。

我们将信号放大看的更清楚些,如图八所示。

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