信号完整性基础之九—— 时钟抖动测量和分析
抖动测量的几种方法
抖动测量的几种方法测试抖动常用在测试数据通信IC或测试电信网络中。
抖动是应该呈现的数字信号沿与实际存在沿之间的差。
时钟抖动可导致电和光数据流中的偏差位，引起误码。
测量时钟抖动和数据信号就可揭示误码源。
测量和分析抖动可借助三种仪器：误码率(BER)测试仪，抖动分析仪和示波器(数字示波器和取样示波器)。
选用哪种仪器取决于应用，即电或光、数据通信以及位率。
因为抖动是误码的主要原因，所以，首先需要测量的是BER。
若网络、网络元件、子系统或IC的BER超过可接受的限制，则必须找到误差源。
大多数工程技术人员希望用仪器组合来跟踪抖动问题，先用BER测试仪、然后用抖动分析仪或示波器来隔离误差源。
BER测试仪制造商需要测量其产品的BER，以保证产品符合电信标准。
当需要表征数据通信元件和系统时，BER测试对于测试高速串行数据通信设备也是主要的。
BER测试仪发送一个称之为伪随机位序列(PRBS)的预定义数据流到被测系统或器件。
然后，取样接收数据流中的每一位，并对照所希望的PRBS图形检查输入位。
因此，BER测试仪可以进行严格的BER 测量，有些是抖动分析仪或示波器不可能做到的。
尽管BER测试仪可进行精确的BER测量，但是，对于10-12BER(每1012位为1位误差)精度的网络或器件测试需数小时。
为了把测试时间从数小时缩短为几分钟，BER测试仪采用“BERT sCAN”技术，此技术用统计技术来预测BER。
可以编程BER测试仪在位时间(称之为“单位间隔”或“UI”)的任何点取样输入位。
“澡盆”曲线表示BER是取样位置的函数。
若BER测试仪检测位周期(0.5UI)中心的位，则抖动引起位误差的概率是小的。
若BER测试仪检测位于靠近眼相交点上的位，则将增大获得抖动引起位误差的似然性。
抖动分析仪BER测试仪不能提供有关抖动持性或抖动源的足够信息。
抖动分析仪(往往称之为定时时间分析仪或信号完整性分析仪)可以测量任何时钟信号的抖动，并提供故障诊断抖动的信息。
抖动分类及测量
抖动分类与测量惠民力科公司华南区应用工程师在现在的协议一致性测试中，“抖动〞似乎已经成为了一个绕不开的名词，它是评估信号质量的一个关键指标。
然而，各个通信协议对抖动似乎有着不同的要求，到底抖动的各个分量有什么意义呢？它们又是如何测量得到准确的结果呢？在系统设计中又该如何改善抖动指标呢？希望看完本文之后您能够得到一些帮助。
抖动的定义过去，时钟频率只有10MHz。
电路板或者封装设计的主要挑战就是如何自双层板上布通所有的信号线以及如何在组装时不破坏封装，在那个时代，数字信号根本上不需要考虑“信号质量〞的；然而随着时钟频率的提高，信号周期和上升沿也已经普遍变短，这个时候，信号完整性就变得十分重要。
特别的，当时钟频率超过1GHz时，由于时钟周期变短，“抖动〞这个指标在信号质量也变得十分重要。
抖动是指信号与理想时钟之间的偏差[1]。
如下面图1和图2两个时序中，可以明显看出，图2号与理想时钟之间偏差相对较图1比更大，假设两个信号时钟频率一样，我们就可以说图2中的抖动比图1。
图1信号和理想时钟之间的偏差图2更“大〞的抖动需要注意的是，抖动和频偏并不是不是一样的概念，一般讨论抖动是要在一段时间实际信号和理想时钟之间速率一样或者相差很小的情况。
图3中，这段时间，实际信号和理想时钟之间的频率偏差约为7%，一般来说我们讨论抖动的时候频偏不会超过5000ppm(即0.5%)，图3这种情况不再我们的讨论围之。
图3“频偏〞并不是我们所讨论的抖动另外，抖动的绝对值在有些情况下参考意义并不太大。
假假设是10MHz的时钟频率，每个周期为100ns，1ns的抖动似乎对信号没有太大的影响。
然而当频率为500MHz时，1ns的抖动就很的能会影响信号信号质量，使得信号在传输过程在出现误码。
所以我们在很多情况下会用UI这个相对单位；1UI即为1个时钟周期所花费的时间。
假设信号的时钟周期为10MHz时，1UI对应为100ns。
相应的还有mUI，1mUI即0.001UI。
时间抖动（jitter）的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GH z级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3GH z以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500ns 有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
时钟抖动的定义与测量方式
译自： SiT-AN10007 Rev 1.2 January 2014Clock Jitter Definitions and Measurement Methods时钟抖动的定义与测量方式[译]懒兔子1 简介抖动是实际信号的一组边沿与理想信号之间的偏差（兔子：说白了，抖动就是实际情况和理想情况不一样，差别越大抖动越大）。
时钟信号的抖动通常由系统中的噪声或其他干扰因素引起。
影响因素包括热噪声、电源变化（波动）、负载的状况（负载也可以反过来影响时钟信号）、设备噪声和临近电路耦合进来的干扰。
2 抖动的分类抖动可以通过许多方式测量（不同方式测量到的抖动被分别加以定义），以下是主要的抖动分类：1. 周期抖动（Period Jitter）2. 相邻周期间的抖动（Cycle to Cycle Period Jitter）3. 长时间抖动（Long Term Jitter）4. 相位抖动（Phase Jitter）5. 单位时间间隔抖动（TIE，Time Interval Error）2.1 周期抖动周期抖动是时钟信号的实际周期长度与理想周期长度之间的偏差，测量样本为数目不定（随机）的一组周期。
如果给定一定数目的单个时钟周期，我们就可以通过测量每个周期的长度并计算平均的周期长度，以及这些时钟周期的标准差和峰峰值（peak-to-peak value）。
这里所说的标准差和峰峰值也分别被称为RMS抖动和Pk-Pk周期抖动。
许多文献将周期抖动直接定义为被测时钟周期与理想周期之间的误差。
但是真实情况下很难对理想周期进行量化。
如果我们用示波器观察一个标称100MHz的晶振，测得的平均时钟周期却可能是9.998ns，而不是理想的10ns。
所以退而求其次，通常将平均周期作为理想周期看待（兔子：因为实际周期都是在理想值周围按照一定规律分布的，如果测量时间足够长，得到的平均值就可以非常接近理想值）。
2.1.1 周期抖动的应用周期抖动对于计算数字系统的时序裕量十分有用。
抖动测试和分析
抖动和噪声信号损伤
24 2005/10
V0.90
80SJNB –高级抖动, 噪声和BER分析软件
更加全面 Î 更加精确地分析BER
更加精确的眼图轮廓和BER估算
抖动分离
误码率 (BER)
噪声分离
= 无界 = 有界
随机抖动 (RJ)
总抖动 (TJ)
确定性抖动 (DJ)
总噪声 (TN)
随机噪声 (RN)
周期 f 稳定时间测量
17 2005/10
V0.90
内容提要
f 抖动分类 f 不同抖动类别使用的不同测试工具
– 工具#1: DSO – 工具#2: RTSA – 工具#3: 采样示波器
f 详细介绍：80SJNB采样示波器分析软件
– 噪声情况 – 结果 – 串行分析技术突破 – 80SJNB的工作方式 总结，问答
V0.90
80SJNB高级抖动, 噪声和BER分析软件
̶ 为TDS/CSA8000系列采样示波器提供的全面的串行数据信号损伤检定软件
5 ≤200 fs rms的固有抖动 5 超低本底噪声 (较BERT或DSO示波器具有采样优势) 5 垂直分辨率高 5 同时支持电接口和光接口应用 5 1 Gbps - 60 Gbps
26 2005/10
V0.90
80SJNB高级抖动, 噪声和BER分析软件
触发, 捕获, 分析 – 频率
V0.90
RTSA – 实时频谱分析仪
时间间隔误差
周期间
周期
¾ 移动通信中复杂调制中的抖动 ¾ 时钟, PLL及其动态性能 ¾ 频段越窄，时间窗口越深(几秒)，可以捕获数据越多 ¾ 支持传统频谱分析仪 ‘视频’ (如相位抖动) ¾ 频域触发
网络测量中的时延抖动和丢包延迟测量方法解析(十)
网络测量中的时延抖动和丢包延迟测量方法解析现如今，网络已经渗透到我们生活的方方面面，人们对网络速度的要求也越来越高。
而在网络测量中，时延抖动和丢包延迟成为了两个重要的指标，其直接关系到网络质量的稳定性和可靠性。
本文将为大家解析时延抖动和丢包延迟的测量方法，并探讨它们的影响和应用。
时延抖动，也叫延时抖动，指的是网络中数据包传输延时的不稳定性。
网络中时延抖动通常由交换机或路由器的排队延迟、链路中的抖动引起。
测量时延抖动的方法有多种，其中一种常用的方法是计算数据包的抵达间隔时间的标准差。
通过测量一系列数据包的到达间隔时间，并计算它们之间的标准差，我们可以得到时延抖动的具体数值。
丢包延迟是指网络中的数据包因为各种原因而未能正常传输到目的地的时间。
丢包延迟通常由网络拥塞、传输错误等问题引起。
测量丢包延迟的方法较为复杂，但也有一些常用的方法可以参考。
例如，我们可以使用Ping命令来测量目的主机和源主机之间的往返时间（RTT），从而间接估算出丢包延迟。
此外，还有一些专业的测量设备和软件可以准确测量丢包延迟，但需要专业技术人员进行操作。
时延抖动和丢包延迟的测量方法对于网络运维和性能优化非常重要。
首先，通过测量时延抖动和丢包延迟，我们可以了解到网络的工作状态和质量状况，从而判断出是否需要进行调整和优化。
其次，时延抖动和丢包延迟的测量结果可以作为网络服务等级协议（SLA）的重要依据，帮助服务提供商和用户进行服务质量的评估和监控。
时延抖动和丢包延迟的测量结果还可以用于网络故障排查和问题定位。
当网络出现异常情况时，我们可以通过测量时延抖动和丢包延迟，找出问题所在，进而采取相应的措施进行修复。
同时，测量结果也可以为网络安全监控提供参考，及时发现并应对潜在的网络攻击。
除了上述的应用，时延抖动和丢包延迟的测量方法还在很多领域得到了广泛的应用。
例如，在实时音视频传输和网络游戏中，时延抖动和丢包延迟的测量可以帮助保证音视频的流畅传输和游戏的稳定性。
时钟抖动测量简介V0.1
标准偏差的计算公式
2009-12-16
∑
( Xi − Xmean n −1
)2
Page 5
传统的抖动测试方法:余辉显示
设置非常简单,使用cursor测量波形边沿的宽度 像素或屏幕分辨率(量化误差)会降低精度 只有单个波形,引入了触发抖动
2009-12-16 Page 6
时钟常见的三种抖动测量
Cycle to cycle jitter period jitter TIE jitter
Δv VERTICAL UNCERTAINTY DUE TO: NOISE QUANTIZATION NON-LINEARITY
vAMPL
AMPLITUDE
VERTICAL UNCERTAINTY, Δv MAPS INTO TIME UNCERTAINTY, Δt
Δt = (Δv * tR(20-80) ) / 0.6 vAMPL
Cycle frequency at specified slope and level
dutycent of period for which data is above or below a specified level
edge@lv
edge at level
通过jitter track功能可 以找到调制（或干扰） 到时钟的信号
•
•
2009-12-16
Page 19
The JitterTrack™ Function
Source Trace
P1
P2
P3
...
PN-1
PN
Period Jitter Function
...
P1
P2
P3
一文看懂数字定时：时钟信号、抖动、迟滞和眼图
一文看懂数字定时：时钟信号、抖动、迟滞和眼图通过本文可以了解时钟信号的数字定时以及诸如抖动、漂移、上升时间、下降时间、稳定时间、迟滞和眼图等常用术语。
本教程是仪器基础教程系列的一部分。
1. 时钟信号发送数字信号其实发送的就是一串由0或1组成的数字序列。
然而，与不同设备进行通信时，定时信息要与发送的位相关联。
数字波形作为时钟信号的参考。
您可以将时钟信号看成是一个指挥者，它为数字电路系统的各个部分提供定时信号，使每个过程都可在精确的时间点触发。
时钟信号是具有固定周期的方波。
周期是指一个时钟边沿到下一个同类时钟边沿之间的时间间隔，最常用的方式是一个上升沿到下一个上升沿之间的时间间隔。
时钟的频率等于时钟周期的倒数。
图1. 数字波形作为时钟信号的参考，时钟信号具有固定周期，在数据传输过程中用固定的时间间隔来同步数字信号发射器和接收器。
时钟信号的占空比是波形处于所占的时间比。
图2展示了两个具有不同占空比的波形的区别您可以发现占空比为30%的波形处于的时间少于占空比为50%的波形。
图2.信号的占空比是指波形处于的时间百分比。
时钟信号用于在数据传输过程中同步数字信号发射器和接收器。
比如，发射器可以在时钟信号的每个上升沿发送一个数据位，接收器可使用相同的时钟读取数据。
在这种情况下，设备的确定边沿是上升沿(从低电平到高电平)。
对于其他设备则可能是下降沿(从高电平到低电平)。
时钟的确定边沿又称为有效时钟边沿。
数字信号发射器在每个有效时钟边沿触发新的数据发送，而接收器则在每个有效时钟边沿上进行采样。
后来的设备开始同时使用时钟的上升验和下降沿;这种设备被称为双倍数据速率传输(DDR)设备。
事实上，数据传输对于有效边沿有短暂的短延;这种延时称为时钟到输出时间。
当接收器依据采集时钟接收数据时，我们需要注意两个定时参数，以确保接收数据的可靠性。
建立时间(ts)是指数据连续处于有效逻辑电平且接收器准备好接收输入信号所需的时间。
保持时间(tH)是指接收器采样后，数据发生变化前需要保持在原有状态的时间。
时间抖动(jitter)的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。
随机抖动是指由较难预测的因素导致的时序变化。
例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。
数字系统的信号完整性测试抖动成分及其产生原因分析
抖动成分及其产生原因分析抖动是数字系统的信号完整性测试的核心内容之一，是时钟和串行信号的最重要测量参数（注：并行总线的最重要测量参数是建立时间和保持时间）。
一般这样定义抖动：“信号的某特定时刻相对于其理想时间位置上的短期偏离为抖动”（参考：Bell Communications Research,Inc(Bellcore),"Synchrous Optical Network(SONET) Transport Systems:Common Generic Criteria,TR-253-CORE",Issue 2, Rev No.1, December 1997".如图1所示。
其中快过10HZ的偏离定义为抖动（Jitter)，漫过10Hz的偏离定义为漂移（Wander)。
图1. 时钟和数据抖动的定义抖动和相位噪声和频率噪声有什么关系呢？图2.抖动和相位噪声和频率噪声的关系随着信号速率的不断提高和对精度的越来越高要求，需要进行抖动成分的分离以更深入表征抖动特征和查找问题根源。
一般按图3进行抖动成分的分离。
图3.抖动成分分离图Total Jitter(TJ)：总体抖动；Random Jitter(RJ):随机抖动；Deterministic Jitter(DJ):确定性抖动；Data Dependent Jitter(DDJ)：数据相关抖动；Periodic Jitter(PJ):周期性抖动；Inter-symbol Interference(ISI):码间干扰Duty Cycle Distortion(DCD)：占空比失真；Sub Rate Jitter(SRJ):子速率抖动。
下面分别讨论每种抖动成分的特征和产生原因。
1、随机抖动RJ随机抖动是不能预测的定时噪声，因为它没有可以识别的模式。
典型的随机噪声实例是在无线电接收机调谐到没有活动的载频时听到的声音。
尽管在理论上随机过程具有任意概率分布，但我们假设随机抖动呈现高斯分布，以建立抖动模型。
【信号完整性测试方法】时域测试(波形、眼图、抖动、TDR、时序)要求 及 仪器设备
【信号完整性测试方法】时域测试（波形、眼图、抖动、TDR、时序）要求及仪器设备信号完整性测试方法简介信号完整性设计，在电路板设计过程中备受重视。
熟悉各类测试方法的特性，按照测试对象的特征和需求，选用合适些测试方法，对于选择方案，验证效果能够大大提高效率。
目前信号完整性的测试方法较多，从大的方向有频域测试、时域测试、其它测试。
（3类方法不是任何情况下都适合使用，信号完整性的测试方法，需要用到的仪器也很多。
）时域测试时域测试涵盖波形测试、眼图测试、抖动测试、TDR测试、时序测试。
01波形测试波形测试：是信号完整性测试最基础的方法，通常使用示波器进行测试。
测试波形的幅度、毛刺、边沿等。
通过测试波形的特征，分析幅度、边沿时间等指标是否满足要求。
波形测试需要遵循一定要求，才能保证测试误差尽量小。
⏹主机和探头一起配套的带宽要满足要求。
基板上测试系统的带宽应该在测试信号带宽的3倍以上。
在工程实践中，有的工程师随意找些探头就测试，不同厂家的探头匹配不同厂家的示波器，综合情况测试系统的误差就会很大。
⏹其次，需要注重细节。
如测试点一般选择在接收器件的附近，若条件限制无法测试，像BGA封装这类的器件，需要放在靠近Pin脚的PCB走线上或者Via上。
间隔接收器件PIn脚太远，信号发射，可能会促使测试结果和实际真实信号差异较大。
探头的接地线，也尽可能选择短的地线等。
⏹最后，应该考虑匹配。
主要关于使用同轴电缆测试的应用场景，同轴接到示波器上，负载常规是50Ω阻抗的直流耦合，对于有的电路，需要直流偏置，直接将测试系统接入会导致电路工作状态有影响，最终导致测试不到正常的波形。
02眼图测试眼图测试：针对有相关规范要求的接口（USB、SATA、HDMI、光接口）等。
通过具有MASK的示波器（含通用示波器、采样示波器、信号分析仪）。
这类示波器内部具有的时钟提取功能，能够显示眼图。
然而对于没有MASK的示波器，需要使用外接时钟实现触发。
时钟抖动定义与测量方法
时钟抖动定义与测量方法引言以5G无线技术、电动汽车和先进移动设备为代表的应用大趋势正影响着全球社会，并将重塑未来的各个产业。
这些大趋势为电子产品，尤其是传感器和MEMS，提供了巨大的商机。
SiTime作为MEMS时钟解决方案的领先供应商，已经出货超过20亿颗MEMS时钟器件，拥有超过90％的MEMS时钟器件市场份额.。
SiTime的使命是为5G通讯、移动物联网、汽车和工业市场的客户解决最具挑战的时钟问题。
1、抖动的定义今天我们就来聊聊时钟抖动的定义与测量方法抖动是时钟信号边沿事件的时间点集合相对于其理想值的离散时序变量。
时钟信号中的抖动通常是由系统中的噪声或其他干扰导致的。
具体因素包括热噪声、电源变化、负载条件、器件噪声以及相邻电路耦合的干扰等。
2、抖动类型时钟信号抖动定义有多种主要如下：周期抖动(Period Jitter）相邻周期抖动(Cycle to Cycle Period Jitter)长期抖动 (Long Term Jitter)相位抖动 (Phase Jitter)时间间隔误差 (Time Interval Error or TIE)2.1 周期抖动周期抖动是时钟信号的周期时间相对于一定数量、随机选定的理想时钟信号周期的偏差。
如果我们能对一定数量的时钟周期进行测量，就可以计算出这一段时间测量窗口内的平均时钟周期以及其标准偏差与峰峰值。
我们通常将标准偏差和峰峰值分别称作RMS 值和Pk-Pk 周期抖动。
许多已发表的文献中往往将周期抖动定义为测得的时钟周期与理想周期之间的差异，但在实际应用中，想要量化理想周期往往有困难。
如果用示波器观察设定频率为 100 MHz 的振荡器的输出，测得的平均周期可能是9.998 ns，而非理想周期的10 ns。
因此，在实际测量中可将测量时间窗口内的平均周期视为理想周期。
2.1.1 周期抖动应用周期抖动在数字系统中的时序冗余度计算方面非常实用。
例如，在一个基于微处理器的系统中，处理器在时钟上升之前需要 1 ns的数据建立时间。
优利德高速信号完整性之抖动分析和眼图 说明书
高速信号完整性测试之抖动分析和眼图JITTER ANAL YSIS&EYE DIAGRAM高速信号完整性测试的意义随着电子技术的飞速发展，数字信号的传输速率不断提升，码元周期（一个码元的持续时间或周期）越来越窄。
使得信号在传输过程中更容易受到各种干扰和损耗。
信号完整性测试能够帮助工程师准确评估信号质量，预测系统在实际运行中的性能，从而在设计阶段就避免潜在的问题。
通过信号完整性测试，可以优化电路设计、选择合适的元器件和布线方式，提高系统的抗干扰能力和稳定性。
高速串行总线介绍优势：1.并行总线时钟速率物理限制在1GHz至2GHz左右，因为单个时钟和数据线引入的偏斜会在更高的速率下导致误码。
串行总线有效的解决了这个问题;2.以差分信号进行传输，有很高的共模抑制比;3.使用嵌入式时钟，免除时钟与数据传输的延时误差;4.多条串行链路可以连贯地捆绑在一起，使之有更高的数据吞吐量，PCB布线也更加简洁;5.更长的传输距离，更快地传输速度。
如USB3.2单条lane传输速率可以达到10Gbps，更高的USB4.0可以达到20Gbps。
劣势：1.码元周期越来越窄，信号高于5Gbps时，信号质量会给模拟设计带来极大的挑战；码元：数字通信系统中的基本单位，一个码元可包括一位二进制数“1”、“0”，也可包括二位二进制数“00”、“01”、“10”、“11”，当然也可包括三位及以上二进制数。
这个码元的持续时间长度就是码元周期，码元周期越窄，信号速率越高，因为单位时间内传输更多的码元需要更短的码元周期。
2.需要使用高质量的PCB、连接器和线缆才能保证高速信号完美的传输；3.设计高速串行链路时需要考虑采用合适的技术来最大限度地减少信号失真；在如此快速的信号环境中，信号完整性测试就变得尤为重要。
特别是数据的抖动以及使用眼图进行信号质量的评估，是工程师最常用最直接的方法。
高速信号中的抖动抖动的概念：抖动指的是信号理想边沿和实际边沿之间的偏差。
时钟抖动测量方法
文章编号:100429037(2006)0120099204时钟抖动测量方法吴义华 宋克柱 何正淼(中国科学技术大学近代物理系,合肥,230026)摘要:研究了时钟抖动的测量方法,并根据时钟抖动与ADC 采样信号信噪比之间的关系,提出利用信噪比测量时钟抖动的两种方法:(1)通过信噪比与信号频率之间的关系计算时钟抖动的频率扫描法;(2)通过信噪比与信号幅度之间的关系计算时钟抖动的幅度扫描法。
同时利用M atlab 分别对两种方法进行了仿真和验证。
最后用这两种方法分别测量了锁相环时钟和晶振时钟的抖动。
测量结果表明,频率扫描法、幅度扫描法测量时钟抖动操作简单、测量精确,并且具有很好的一致性。
关键词:时钟抖动;信噪比;频率扫描法;幅度扫描法中图分类号:T P 27412 文献标识码:A 收稿日期:2005205231;修订日期:2005212203Clock J itter M ea surem en t M ethodW u Y ihua ,S ong K ez hu ,H e Z hengm iao(D epartm ent of M odern Physics ,U niversity of Science &T echno logy of Ch ina ,H efei ,230026,Ch ina )Abstract :M easu rem en t m ethods fo r the clock jitter are review ed ,and tw o new m ethods fo r m easu ring the clock jitter are pu t fo r w ard based on the relati on sh i p betw een the inpu t clock jit 2ter and the signal 2to 2no ise rati o (SN R )of the signal sam p led by an ADC :(1)T he frequency 2scann ing m ethod based on the relati on sh i p betw een the SN R and the signal frequency ;(2)T he am p litude 2scann ing m ethod based on the the relati on sh i p betw een the SN R and the signal am 2p litude .Tw o m ethods are si m u lated in M atlab ,and the actual jitters of a PLL clock and a crys 2tal o scillato r clock are m easu red .M easu rem en t resu lts show that the frequency 2scann ing and the am p litude 2scann ing m ethods are easy ,accu rate to m easu re the clock jitter ,and have a good con sistency .Key words :clock jitter ;signal 2to 2no ise rati o ;frequency 2scann ing m ethod ;am p litude 2scann ingm ethod 现代数据采集、串行通信等系统的时钟速度越来越高,时钟抖动对系统性能的影响也越来越大。
信号完整性分析基础系列之九——时钟的抖动测量与分析
摘要：本文简要介绍了时钟的抖动定义、各种抖动的应用范围、抖动的分解和基于示波器的测量与分析方法。
时钟是广泛用于计算机、通讯、消费电子产品的元器件，包括晶体振荡器和锁相环，主要用于系统收发数据的同步和锁存。
如果时钟信号到达接收端时抖动较大，可能出现：并行总线中数据信号的建立和保持时间余量不够、串行信号接收端误码率高、系统不稳定等现象，因此时钟抖动的测量与分析非常重要。
时钟抖动的分类与定义时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。
Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。
对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。
如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter 的峰峰值和RMS值的计算方法。
图1：三种时钟抖动的计算方法时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。
TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。
对于串行收发器的参考时钟，通常测量其TIE抖动。
如下图2所示，在2.5Gbps的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz后，为Serializer （并行转串行电路）提供时钟。
当参考时钟抖动减小时，TX输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE抖动。
时钟的抖动及相噪分析
时钟的抖动及相噪分析动测量一直被称为示波器测试测量的最高境界。
传统最直观的抖动测量方法是利用余辉来查看波形的变化。
后来演变为高等数学概率统计上的艰深问题，抖动测量结果准还是不准的问题就于是变得更加复杂。
时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE抖动、周期抖动、cycle-cycle抖动。
但是时域测量方法和频域测量方法的原理分别是什么? TIE抖动和相噪抖动之间的关系到底是怎么推导的呢? ScopeArt先生就常遇到类似的问题，为此，特向本文作者主动邀稿。
作者是高人，但很低调。
他为此文花费了很多时间，最终奉献给大家的这篇文章很干货。
希望对仍然纠结在抖动的迷雾中的朋友们有所启发。
抖动是衡量时钟性能的重要指标，抖动一般定义为信号在某特定时刻相对于其理想位置的短期偏移。
这个短期偏移在时域的表现形式为抖动(下文的抖动专指时域抖动)，在频域的表现形式为相噪。
本文主要探讨下时钟抖动和相噪以及其测量方法，以及两者之间的关系。
1、抖动介绍抖动是对时域信号的测量结果，反映了信号边沿相对其理想位置偏离了多少。
抖动有两种主要成分：确定性抖动和随机抖动。
确定性抖动是可以重复和预测的，其峰峰值是有界的，通常意义上的DJ是指其pk-pk值;随机抖动是不能预测的定时噪声，分析时一般使用高斯分布来近似表征，理论上可以偏离中间值无限大，所以随机抖动是没有峰到峰边界的，通常意义上的RJ指标是指其RMS值，可以根据其RMS值推算其在一定误码率时的值。
目前最常用的分析方法是使用双狄拉克模型。
该模型假定概率密度函数两侧的尾部是服从高斯分布的，高斯分布很容易模拟，并且可以向下推算出较低的概率分布。
总抖动是RJ和DJ概率密度函数的卷积。
但是，业界对于高斯分布能否精确地描绘随机抖动直方图的尾部还存在争议。
真正的随机抖动是遵守高斯分布的，但实际的测量中多个低幅度的DJ会卷积到一个分布函数，这导致测量出的概率密度分布的中心接近高斯分布，而尾部却夹杂了一些DJ。
时钟的抖动测量与分析
时钟的抖动测量与分析时钟抖动的分类与定义时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。
Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。
对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。
如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。
图1：三种时钟抖动的计算方法时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。
TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。
对于串行收发器的参考时钟，通常测量其TIE抖动。
如下图2所示，在2.5Gbps的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz后，为Serializer（并行转串行电路）提供时钟。
当参考时钟抖动减小时，TX输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE抖动。
另外，用于射频电路的时钟通常也需测量其TIE抖动（相位抖动）。
在并行总线系统中，通常重点关注period jitter和cycle to cycle jitter。
比如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片的IO Buffer，第二个脉冲将数据锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟（flight time）过大时，数据的建立时间不够，传输延迟过小时，数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。
信号完整性分析基础系列——时钟的抖动测量与分析
图３ 共 同 时钟 总 线 时 序 示 意 图
பைடு நூலகம்
Ｄ ｉｉｇ ｒ ｎ ｖ
Ｒ ｃ ｉｉｇ ｅ ｅｖｎ
端 ，参 考 时 钟 为 ｌ ０ ＨＺ Ｍ ０ ，锁 相 环
・
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・
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其 他 参 考 时 钟 。 Ｐ ｒｏ Ｊｔｅ 是 多 ｅ ｉ ｄ ｉｔ ｒ 个 周 期 内 对 时 钟 周 期 的 变 化 进 行 统
统 收 发 数 据 的 同 步 和 锁 存 。 如 果 时 钟 信 号 到 达 接 收 端 时 抖 动 较 大 ，可
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时 钟 抖 动 通 常 分 为 时 间 间 隔
误差 （ ｍ ｅ Ｉ ｅ 、 ｌ Ｅｒ ｏ ， Ｔｉ ｎｔ ｒ ｒａ ｒ
抖动测量三种方法
抖动测量三种方法
京湘
【期刊名称】《电子产品世界》
【年(卷),期】2003(000)015
【摘要】只要测试数据通信IC或测试电信网络，就需要测试抖动。
抖动是应该呈现的数字信号沿与实际存在沿之间的差。
时钟抖动可导致电和光数据流中的偏差位，引起误码。
测量时钟抖动和数据信号就可揭示误码源。
【总页数】3页(P75-76,88)
【作者】京湘
【作者单位】无
【正文语种】中文
【中图分类】TM935.4
【相关文献】
1.抖动测量三种方法 [J], 京湘
2.浴缸抖动-黄金抖动测量? [J], Guy Foster
3.无线测量网络时延抖动快速收敛的测量 [J], 王雪飞
4.时间抖动测量与时间测量同样重要时间抖动的测量仪 [J], 李华
5.三种方法测量白内障患者前房深度的比较及其影响因素 [J], 吴怡;唐少华;杨光;
李青楠;王文婷;鲁巍
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信号完整性分析基础系列之九
——时钟的抖动测量与分析
张昌骏 美国力科公司深圳代表处
摘要：本文简要介绍了时钟的抖动定义、各种抖动的应用范围、抖动的分解和基于示波器的测量与分析方法。
关键词：时钟，抖动测量，抖动分析，相位噪声，实时示波器
时钟是广泛用于计算机、通讯、消费电子产品的元器件，包括晶体振荡器和锁相环，主要用于系统收发数据的同步和锁存。
如果时钟信号到达接收端时抖动较大，可能出现：并行总线中数据信号的建立和保持时间余量不够、串行信号接收端误码率高、系统不稳定等现象，因此时钟抖动的测量与分析非常重要。
时钟抖动的分类与定义
时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。
Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。
对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。
如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。
图1：三种时钟抖动的计算方法
时钟抖动的应用范围
在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。
TIE 抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE 抖动的要求。
对于串行收发器的参考时钟，通常测量其TIE 抖动。
如下图2所示，在2.5Gbps 的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz 后，为Serializer （并行转串行电路）提供时钟。
当参考时钟抖动减小时，TX 输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE 抖动。
另外，用于射频电路的时钟通常也需测量其TIE 抖动（相位抖动）。
在并行总线系统中，通常重点如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片
的IO Buffer，第二个脉冲将数据
锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟
（flight time）过大时，数据的
建立时间不够，传输延迟过小时，
数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。
可见，时钟周期的变化直接
影响建立保持时间，需要测量
period jitter 和cycle to cycle jitter。
关于共同时钟总线的时序分析的详细讲解，请参考Stephen H. Hall、Garrett W. Hall 和James A. McCall 写的信号完整性分析书籍：《High-Speed Digital System Design》。
另外一种常见的并行电路－源同步总线（Source Synchronous bus），通常也重点测量period jitter 和cycle to cycle jitter。
比如DDR2就属于源同步总线，在Intel DDR2 667/800 JEDEC Specification Addendum 规范中定义了时钟的抖动测试包括周期抖动和相邻周期抖动，分别如表格1中tJIT(per)和tJIT(cc)，此外，还需要测量N-Cycle jitter，即N 个周期的相邻周期抖动，比如表格1中tERR(2per)是连续2个周期的周期值与下2个周期的周期值的时间差，tERR(3per)是3个周期组合的相邻周期抖动，依此类推。
Driving Receiving 关注period jitter 和cycle to cycle jitter。
比
表1：DDR2-667/800的时钟抖动要求
时钟抖动的来源和分解
时钟的抖动可以分为随机抖动（Random Jitter，简称Rj）和固有抖动（Deterministic jitter），随机抖动的来源为热噪声、Shot Noise和Flick Noise，与电子器件和半导体器件的电子和空穴特性有关，比如ECL工艺的PLL比TTL和CMOS 工艺的PLL有更小的随机抖动；固定抖动的来源为：开关电源噪声、串扰、电磁干扰等等，与电路的设计有关，可以通过优化设计来改善，比如选择合适的电源滤波方案、合理的PCB布局和布线。
和串行数据的抖动分解很相似，时钟的抖动可以分为Dj和Rj。
但不同的是，时钟的固有抖动中通常只有周期性抖动（Pj），不包括码间干扰（ISI）。
当时钟的上下边沿都用来锁存数据时占空比时钟（DCD）计入固有抖动，否则不算固有抖动。
时钟抖动测量方法
在上个世纪90年代，抖动的测量方法非常简单,示波器触发到时钟的一个上升沿，使用余辉模式，测量下一个上升沿余辉在判定电平上（通常为幅度的50％）的水平宽度。
测量水平宽度有两种方法。
第一种使用游标测量波形边沿余辉的宽度，如下图4所示。
由于像素偏差或屏幕分辨率(量化误差)会降低精度，而且引入了触发抖动，所以这种方法误差较大。
图4：使用模拟余辉加游标来测量抖动
第二种使用直方图，对边沿余辉的水平方向进行直方图统计，如下图5所示。
测量直方图的最左边到最右边的间距即为抖动的峰峰值（168皮秒）。
这种方法的缺点是：引入了示波器的触发抖动；一次只测量一个周期，测试效率低，某些出现频率低的抖动在短时间内不能测量到。
图5：使用模拟余辉加直方图来测量抖动
随着测试仪器技术的发展与进步，目前，示波器的抖动分析软件不再是测量一两个周期波形后分析抖动，而是一次测量多个连续比特位，计算与统计所有比特位的抖动，测量的数据量非常大、效率非常高。
如下图6所示为某50MHz时钟的Period抖动测试，示波器的抖动测试软件可以一次测量所有周期的周期值，计算出抖动的峰峰值与有效值。
图6：连续比特位的抖动测量方法
将已测量的每个周期的抖动值做直方图，可以统计大数据量的抖动的峰峰值和RMS值，
如下图7所示为某时钟周期抖动的直方图分析，样本数量为103k 个i，周期抖动的峰峰值为80.45皮秒，周期抖动的RMS 值为9.25
皮秒。
图7：在抖动直方图中测量峰峰值和有效值
相位噪声与TIE 抖动
在一些时钟芯片的数据手册上规定了相位噪声（phase noise）的指标要求，相噪可以理解为TIE 抖动在频域的表达方式，通常是使用某些频谱仪或相噪测试仪测量出来的，单位通常为dBc/Hz，比如某频率为1MHz 的晶振的相噪为：
-145dBc/Hz @100Hz -160dBc/Hz @1kHz -165dBc/Hz @10kHz
如图8所示为该时钟的频谱，在频点fc+100Hz 的功率与fc 频点（即时钟频率）的功率的比值取对数后为-145dB，在频点fc+1kHz 的功率与时钟频率的功率之比为-160dB，在频点fc+10kHz 的功率与时钟频率的功率之比为-165dB。
在安装了相噪分析软件的频谱仪（或者相噪仪）上，通过对图8的阴影部分的求面积后进行简单运算，可以得到该时钟从100Hz 到10kHz 的TIE 的RMS 抖动值。
对于某些精准的晶振，在某频段内的RMS 抖动可以小于几百fs。
由于实时示波器的抖动噪声基底大约在2ps 左右，对于这类晶振的抖动测试，无
法使用实时示波器的测量到，必须使用频
谱仪或相噪仪测量。
关于相位噪声与TIE 抖动的换算，
可以参考相噪测试仪厂商的技术
文档。
时钟抖动的分析
在时钟抖动测量时，可以在三个域分析抖动，即在时域分析抖动追踪（jitter track/trend）、在频域观察抖动的频谱、在统计域分析抖动的直方图。
如下图9所示，左上角的F2为某100MHz时钟，P1是时钟的TIE参数测量；右上角的F3是TIE抖动的直方图，直方图不是高斯分布，可见时钟存在固有抖动。
图9：时钟抖动在时域、频谱、统计域的分析
左下角的F4为TIE track（即TIE抖动随时间变化的趋势），从TIE Track中可以看到周期性的变化趋势；右下角的F5是F4的FFT运算，即抖动的频谱，频谱的峰值频率为515kHz，说明该时钟的周期性抖动（Pj）的主要来源为515kHz，找到频点后，可以查找电路板上主频或谐波为该频率的芯片和PCB走线，进一步调试与分析。
参考文献
1, Stephen H. Hall、Garrett W. Hall and James A. McCall, ”High-Speed Digital System Design”.
2, Mike Peng Li, "Jitter, Noise, and Signal Integrity at High-speed".。