数字频率计设计实验报告

成绩指导教师日期

张歆奕2011-5-12 五邑大学实验报告

实验课程名称：

电子系统EDA

院系名称：信息学院

专业名称：通信工程

实验项目名称：实验3 数字频率计

班级：AP08054 学号：AP0805422 报告人：彭志敏

实验3 数字频率计

一、实验目的

1、学会利用Quartus II 进行层次化设计；

2、练习混合设计输入方法；

3、巩固用实验箱验证设计的方法。

二、频率计的原理

数字频率计是用来测量输入信号的频率并显示测量结果的系统。一般基准时钟的高电平的持续时间为01T S ，若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ，选择不同的0T ，可以得到不同的测量精度。一般0T 越大，测量精度越高，但一次的测量时间及频率计所需的硬件资源也增加。下面是数字频率计测量原理示意图（图一）：

▲图一：数字频率计测量原理示意图

三、频率计设计及其简要说明（可分模块进行说明）

数字频率计可由三模块组成，控制模块、计数模块、锁存显示模块。下面先介绍顶层设计，然后分模块介绍。

1.顶层设计。改频率计顶层设计采用原理设计，主要包过6个10进制计数器，一个门控制电路和一个锁存器。输入引脚包括时钟信号CLK 和复位按钮reset 以及待测频率信号输入端signer ，输出引脚一个24位output 。

▲图二：数字频率计顶层设计原理图

2.控制模块。控制模块是此次设计的设计重点和难点，在标准时钟的作用下，它需要提供计数模块的时钟信号和周期为2秒的控制信号，还要提供锁存器必要时候的锁存允许信号，在一定时候锁存计数器测得的频率值。主要由门电路和D 触发器构成，下面是控制模块原理图（图三）和时序图（图四）。

▲图三控制模块原理图

▲图四控制模块时序图

3.计数模块。计数模块有六个相同的十进制计数器构成，各级计数器之间采用级联方式。计数器就就采用参数化宏单元调用即可。下图是参数化宏单元计数器生成的符号（图五）：

▲图五 10进制计数器

4.锁存显示模块。锁存器也采用调用宏单元是的方法生成。当控制模块的load 信号有效时，锁存器立刻锁存计数器记录的频率值，送到译码器译码，然后送到数码管显示。图六是生成的锁存器;显示译码器和数码管部分在实验二已经详细介绍了，这里就一带而过。

▲图六锁存器

四、设计的仿真结果

图七为数字频率计的时序仿真结果，待测信号频率太大，看不大清。

▲图七数字频率计时序仿真结果

五、设计心得

由于时间限制，没能把程序下载到实验板上真正地验证一下，测量一下函数发生器输出的频率。但是至少这个实验让我领悟到QⅡ层次化设计的方便和QⅡ的强大宏单元功能。而对于这次设计实验，主要设计的重点难点控制模块，输出那些个控制信号还是要付出的时间和精力的。总之，多练就行。

六、思考题1和2和3

1、问：所设计的频率计有测量误差吗？误差是多少？如何减少误差？

答：肯定有误差，而且精度不高。误差最多±1个最少单位；减少误差的方法多次测量取平均值。

2、问：锁存器锁存信号为什么采用上升沿？

答：采用下降沿也可以。采用沿作为有效信号能够快速锁存，提高精度，还能避免毛刺干扰。

3、问：原理图输入设计方便还是Verilog HDL输入设计方便？为什么？

答：Verilog HDL 输入设计方便。因为打字速度比较快，而且用高级语言设计只需几行就可以完成，不用麻烦地放置输入输出引脚。