基于CPRI协议的光纤通讯设计与实现
基于CPRI协议的5G基带数据传输技术的研究与实现
中的数据（高位）和RAM读出数据（低位）的组合。 (5)无效帧设置 在CPRI协议中，256个基本帧组成一个超帧，
这256个基本帧的控制字被划分为64个子通道， 编号Ns=0,1,…,63；每个通道4个控制字，编号 Xs=0,1,2,3。可以用Ns和Xs表示一个基本帧在超帧中 的编号。Xilinx的CPRI核在tx端和tx端模式中都会输出 ns和xs编号，需要注意tx端在iq_tx_enable信号有效 时，vendor_tx_ns/xs指示的是下一帧的编号，而rx端 在basic_frame_first_word信号有效时指示的是上一帧 的编号。CPRI核的通道编号的时序逻辑如图9、图10所 示。
一个超帧的256个控制字按照每4个字一组被分成 64个子信道所示。子信道用Ns来表示，Ns=0…63，每 个子信道里的控制字序号 Xs=0…3，一个超帧的控制 字序号 X=Ns+64×Xs，取值范围为0…255。在数据传 输过程中，基本帧中的控制字首先被传输，超帧中控制 字与IQ数据交替进行传输，图4为单个超帧在时序上的 子信道和控制字的说明。对于子信道0，除了同步控制 字（Xs=0），控制字节#Z.X.Y（Y≥1）的内容是保留的 （“r”）。对于子信道2，控制字节# Z.X.Y（Y≥1）的 内容是保留的（“r”）。
后，用两个帧的时间输出[4]。 3.2 算法设计
(1)乒乓缓存 设立两个缓存，编号i=0或1，将当 前输入的数据缓存至缓存器i，下一个帧 内从缓存器i输出，同时把新的数据读入 缓存器～i（i的反），交替进行读入和读 出。 (2)比特重填 我们考虑了两种基于缓存的比特重 填方法，根据缓存器的硬件实现的不 同，分为普通寄存器数组缓存和RAM核 +小寄存器缓存。不论是那种缓存算法， 都应实现用一个帧时间缓存，在下一个 帧时间输出（发端与新一帧帧头同步， 收端需延迟一个周期），实现连续的输 入输出。 (3)普通寄存器数组缓存 用例如下面的语句构建普通的寄存器数组：Reg [31:0] buffer [0:127]; 其中0～63和64～127号寄存器分别构成0、1两个 缓存器，可用地址最高比特区分。 在发端，缓存时连续缓存每个完整的32 bit输入， 读出时进行比特重组。设置两个变量，s表示当前输出 的第一个符号在原始帧中的编号，b表示第一个符号已 经输出过的比特数。则转换器的输出可以用图7的符号 合并逻辑构成： 在收端，缓存时就将每个周期的32 bit拆开放置在 缓存器的两个相邻位置中，缓存逻辑可以如图8表示。 输出则直接从缓存器中读出即可。 由此可以看出，这种缓存逻辑和RAM的最大不同 是，会在同一个周期内对两个寄存器进行写入或读取， 这在标准的RAM核里是不会出现的。 (4)RAM核+小寄存器缓存 用Vivado的IP Catalog工具生成一个Simple Dual Port RAM核，宽度32 bit，深度128。该核包含读/写地 址、读/写数据、写使能、时钟信号等端口。RAM可以
数字光纤直放站中CPRI协议的FPGA实现_吴宝合
第34卷第1期2011年2月电子器件C h i n e s e J o u r n a l o f E l e c t r o nD e v i c e sV o l .34 N o .1F e b .2011收稿日期:2010-09-01 修改日期:2010-09-28I m p l e m e n t a t i o no f C P R I P r o t o c o l i nD i g i t a l F i b e r O p t i c R e p e a t e r o n F P G AW UB a o h e ,H U A N GS h i z h e n＊(C o l l e g e o f P h y s i c s a n dI n f o r m a t i o n E n g i n e e r i n g ,F u z h o u U n i v e r s i t y ,F u z h o u 350002,C h i n a )A b s t r a c t :I n o r d e r t o a c h i e v e t h e s p e c i f i c a r e a o f l o wc o s t ,t h e w i r e l e s s b a s e s t a t i o n c o n t r o l s e c t i o n a n d t h e R F p a r t a r e s e p e r a t e d .T h i s p a p e r i n t r o d u c e s t h e C o m m o n P u b l i c R a d i o I n t e r f a c e p r o t o c o l s p e c i f i c a t i o n .A n d t h i s a r t i c l e p r e s -e n t s a n i m p l e m e n t a t i o n s c h e m e o f C P R I p r o t o c o l b a s e d o nL A T T I C ES e m i c o n d u c t o r C o m p a n y 's F P G Ac h i p .H a r d -w a r e D e s c r i p t i o n L a n g u a g e s V e r i l o g H D L i s u s e d t o d e s i g n e a c h f u n c t i o n s m o d u l e .L A T T I C E S e m i c o n d u c t o r C o m p a -n y p r o v i d e s s o f t w a r e p l a t f o r mI s p L E V E RP r o j e c t N a v i g a t o r .A V RM C Ug i v e s a r e a l t i m e m o n i t o r t o d a t a t r a n s f e r .T h e d a t a f r o mt h e s i m u l a t i o n d a t a r e c e i v e r a n d s e r i a l p o r t ,i n d i c a t e t h e a c c u r a c y o f d a t a t r a n s m i s s i o n .T h e a d v a n t a g e s o ft h i s m e t h o d a r e l o wc o s t ,f l e x i b l e a n de x t e n d e d .T h e e f f e c t i v e n e s s a n d s t a b i l i t y o f t h i s m e t h o d h a s p r o v e nb y s o m e e x p e r i m e n t s .K e y w o r d s :f i b e r o p t i c r e p e a t e r ;C P R I p r o t o c o l ;F P G A ;A V RM C U E E A C C :4125;6150M d o i :10.3969/j .i s s n .1005-9490.2011.01.024数字光纤直放站中C P R I 协议的F P G A 实现吴宝合,黄世震＊(福州大学物理与信息工程学院福建省微电子集成电路重点实验室,福州350002)摘 要:为了实现对特定地区的低成本覆盖,将无线基站的控制部分和射频部分分离。
基于CPRI协议的光纤通讯设计与实现
基于CPRI协议的光纤通讯设计与实现摘要：针对分布式基站基带处理单元和射频拉远单元之间的光纤连接，介绍了CPRI协议规范，讨论了其基于FPGA的硬件实现方案。
同时给出了基于FPGA与SCAN25100方案的设计，采用Verilog语言设计开发FPGA。
该方案开发成本低，调试简单方便。
通过实际测试表明，该设计方案能够有效实现基于CPRI协议的光纤通讯传输，工作性能稳定。
0 引言2009年1月国内3G牌照正式发放，随着3G时代的到来，各大通信运营商对3G移动通信网络展开了大规模建设，投入巨大，而基站是3G网络建设中，数量最多及成本最高的设备。
移动通信领域日趋激烈的竞争，使得通信运营商比以往更加关注建网成本，而分布式基站具备低成本、高性能、快速运营等特性，能够大大节省运营商的建网与运维成本。
因此分布式基站成为当前3G网络建设的最主要选择。
分布式基站核心理念，是把传统宏基站基带处理单元(BBU)和射频拉远单元(RRU)分离，二者通过光纤相连。
网络部署时，将BBU、核心网、无线网络控制设备集中在机房内，与规划站点上部署的RRU通过光纤连接，完成网络覆盖。
为了有效处理分布式基站BBU与RRU间的光纤连接，无线通信行业形成两个联盟，分别制定了两种接口标准：2002年诺基亚、LG、三星等宣布成立OBSAI(开放式基站结构同盟)；2003年爱立信、华为、NEC、北电和西门子等联合成立CPRI (通用公共无线接口组织)。
本文主要介绍基于CPRI协议的光纤通讯。
1 CPRI协议概述CPRI协议定义了两个协议层。
两个协议层为物理层(L1)和数据链路层(L2)。
在物理层中，将上层接入点的传输数据进行复/分接，并采用8B/10B编解码，通过光模块串行收发数据。
数据链路层定义了一个同步的帧结构，包含基本帧和超帧(由256个基本帧组成)，数据在L2层中，通过CPRI固定的帧结构形式进行相应的成帧和解帧处理。
基带处理单元(BBU)和射频拉远单元(RRU)之间可以通过一条或多条CPRI数据链路来连接，每条CPRI数据链路支持614．4Mbps、1228．8M-bps和2457．6Mbps三种比特率高速串行传输。
基于CPRI协议的光纤通讯设计与实现
２３ Ｐ Ｂ布 板 设 计 ． Ｃ
Ｐ Ｂ 板 设 计 要 特 别 注 意 信 号 完 整 性 问题 ， Ｃ布
尤 其 当系 统设 定 速 率 为２ ５ ． ｐ 高 速传 输 时 。 ４ ７６ ｓ Ｍｂ
Ｉ 状态监控 ｝
图３ 示 为 系 统 速 率 设 定 为 ２ ５ ．Ｍｂ ｓ 所 ４７ ６ ｐ ，未 注意
信 号完 整性 问题 的Ｐ Ｂ 板 设 计下 ，Ｔ Ｃ Ｋ时钟 Ｃ布 ＸＬ
表１ Ｔ Ｌ ＸＣ ＲＸＣＬ Ｋ与 串行 速 率 对 应 关 系
２ 电 子元 嚣 件 壶 硐 ８
２ １ ． Ｗ Ｗｅｄ ． ０１ Ｗ ． ａｎ ２ ｃ ｃ
第 １卷 ３
期 ２１ 第 ２ ０１ ２ 年月
错 尝
时开发 周期相 对也 较长 。 方 案 二 ： Ｆ Ｇ 与 Ｓ Ａ ２ １ ０相 结 合 。 Ｐ Ａ Ｃ Ｎ ５０
２２ 时钟 方 案 ．
采 用 输 出频 率为 ６ ．４ １ ＭＨｚ ４ 的有 源 晶振 为Ｆ — Ｐ
Ｇ 提 供系 统基 准时钟 （Ｌ ６ ） Ａ Ｃ Ｋ １，系统 所需 的其 他
关 注 建 网成 本 ，而 分 布式 基 站具 备低 成本 、高性 能 、快速 运 营等 特 性 ，能 够 大大 节省 运 营 商 的建
网与运 维成 本 。 因此分 布 式基 站成 为 当前 ３ Ｇ网络
基 带 处 理 单 元 ｆ Ｂ ） 和 射 频 拉 远 单 元 Ｕ Ｂ ｆＲＵ Ｒ １之 间可 以通 过 一条 或 多条Ｃ Ｒ 数 据链 路来 ＰＩ 连 接 ， 每 条 Ｃ Ｒ 数 据 链 路 支 持 ６ ４４ ｐ 、 ＰＩ １ ．Ｍｂ ｓ
０ 引 言
基于CPRI协议的FPGA高速数据传输模块设计与实现_王艳秋
基于 CPRI 协议的 FPGA 高速数据传输模块设计与实现
王艳秋 1，李旭 2，高锦春 1，唐碧华 1，张洪光 1
（1. 北京邮电大学电子工程学院，北京 100876；2. 中国电信信息化部，北京 100032）
摘 要：随着通信技术不断发展，CPRI 协议作为无线基站的接口规范逐步完善，可支持的数据速率不断提高。本课题基于“新
IO2.x 协议规范数据传输速率可 达 6.25Gbps， 主 要 针 对 嵌 入 式 系统内部互连的高速数据传输。
2 高速数据传输模块设 计与 FPGA 实现
2.1 数据传输协议栈
图 2 Ir 接口系统连接示意图 Fig2 Ir interface system link diagram
位机进行存储
2）PCI Express PCI Express 是目前高速数据传输技术中最具优势的技术， 数据传输速率可达 10GB/s。主要应用于板卡间高速大容量数据 传输，基于 PCIE 协议的传输板卡采用统一的接口标准，需要驱 动支持。PCI Express 的高速数据传输性能在计算机主板，显卡 和高速数据采集卡中广泛使用。 3）快速 I/O 传输（Rapid I/O Transport） Rapid IO 是基于数据包交换的传输协议，包括并行 Rapid IO 和串行 Rapid IO 两种。Rapid IO 协议由逻辑层，物理层和传输层 组成，主要是提供嵌入式系统内部互连的数据传输，通过 Rapid IO 交换芯片实现，支持芯片到芯片，板到板之间的通讯。Rapid
在实际的基带设备中，基带设备需要将用户数据向其上层 的控制设备上报，以便完成对用户数据的处理。为验证本课题 中 Ir 接口对用户 IQ（In-phase Quadrature）数据的处理功能。需 要将基站设备中 CPRI 核解析出的 IQ 数据，实时高速传输至上
基于FPGA的多路CPRI测试系统设计与实现
基于FPGA的多路CPRI测试系统设计与实现近年来随着移动通信的发展,5G的相关技术指标也在逐步研究、完善中。
在未来5G网络中,为实现网络的高速接入,天线端将采用大规模天线技术(Massive MIMO)的方式阵列,此时基带处理单元(Building Base band Unit,BBU)与射频拉远单元(Radio Remote Unit,RRU)之间的数据传输若仍采用过去的单路通用公共无线电接口(Common Public Radio Interface,CPRI),则无法满足庞大数据量与传输速率的需求。
基于此,本文采用多路CPRI接口,通过多路光纤连接使用FPGA 模拟的BBU发送端与RRU接收端,整体模拟基站的数据传输以满足未来需求。
本文采用FPGA、GTX高速收发器、CPRI协议等设备及接口协议,设计了一种模拟基站基带传输的误码率测试方案。
首先选用相应开发板及芯片,针对基站中BBU侧发射端,选用递增数和伪随机信号做BBU侧的源数据,并对CPRI组帧模块、GTX发送模块以及时钟生成模块进行了设计和整体的硬件实现与调试,验证了9.8Gbps线速率下CPRI发送端实现的可能性并保证了时钟精度控制在合理的抖动范围之内。
然后针对基站中RRU侧接收端,对GTX接收模块、CPRI解帧模块以及误码率计算、传输模块进行了设计和整体的硬件实现与调试,在接收端进行了超帧同步与slide同步,并将输出的误码计算值上传给使用Visual Basic语言编写的PC端软件,使得数据可被实时解析、显示。
最后针对实际环境中,时钟抖动对发射端天线以及接收端信号的影响,分析并通过查找相关资料给出了多通道抖动的消除方法。
本文使用Verilog硬件描述语言,通过FPGA模拟了2通道16×16架构的Massive MIMO数据流传输,建立了发送端和接收端多路CPRI接口的链接,并使用光纤实现了二者间的互通互联,从而模拟BBU与RRU之间数据的传输。
基于CPRI协议的5G通信基带数据传输方法
Telecom Power Technology通信技术协议的5G通信基带数据传输方法崔娴（中通服咨询设计研究院有限公司，江苏通信基带数据传输速度，设计了一个基于CPRI协议的通信基带数据压缩，提出数据压缩原理，并对压缩样点个数选取，设置通信基带数据调制，以此实现基于CPRI协议的5G通信基带数据传输方法有效提高了通信基带数据传输速度，并提高了数据传输的准确性，可实际应用意通信基带；压缩5G Communication Baseband Data Transmission Method Based on CPRI ProtocolCUI Xian(China Information Consulting & Design Institute Co., Ltd., NanjingG communication baseband data transmission speed, aon CPRI protocol is designed. 2021年1月25日第38卷 第2期Telecom Power TechnologyＪａｎ． ２５， ２０２１ Ｖｏｌ．３８ Ｎｏ．２ 崔 娴：基于CPRI 协议的 5G 通信基带数据传输方法帧始终为1/3.84μs 。
这样，确定每一次传送的采样点数量（6～7个采样点），不仅不会增加提示接收机当前帧中采样点数量的开销，而且还降低了设计复杂度[1]。
1.3 CPRI 协议组帧格式在 CPRI 协议中，数字下变频模块输出两个24.576毫秒/秒的12位 I/Q 数据，其基本帧频率为 3.84 MHz ，所以每隔5周要传送32个样本。
本方案确定了采用“6 pm ，6 pm ，6 pm ，7 pm ”的方案，即前3个周期传送6个采样点，后2个周期传送7个采样点，每5个周期传送一个采样点。
通过上述过程对基于CPRI 协议的通信基带数据压缩处理，为通信基带数据传输提供基础依据。
一种10G CPRI控制系统的设计与实现的开题报告
一种10G CPRI控制系统的设计与实现的开题报告一、选题背景和意义10G CPRI控制系统是在传统CPRI技术基础上，通过使用高速电路和低时延传输技术，实现10Gbps级别的数据传输和信号控制的高速光纤传输系统。
对于移动通信和应用场景等需要进行超高速数据传输和高精度信号控制的领域，将具有重要的应用价值和市场前景。
同时，随着网络虚拟化和软件定义网络等技术的发展，10G CPRI控制系统将成为实现网络功能虚拟化及云计算等新型网络应用的基础设施。
因此，设计和实现一种稳定可靠、快速高效的10G CPRI控制系统，将能够支撑新的数字化网络转型和技术革新，促进移动通信及相关领域的发展。
二、研究内容和方法1. 研究内容（1）10G CPRI控制系统的架构设计和关键技术研究：包括物理层接口设计、传输协议设计、数据传输控制、时延补偿、误码纠错等关键技术研究。
（2）实现10G CPRI控制系统的软件开发和硬件设计：根据所选取的硬件平台和开发环境，进行相关的api开发及硬件设计工作，实现10G CPRI控制系统的核心功能。
（3）实验验证和性能测试：对于所实现的10G CPRI控制系统进行实验验证，测试其信号传输速率、控制信号低延时、信号稳定性、可靠性等性能指标。
2. 研究方法（1）文献调研法：了解10G CPRI控制系统及相关领域的发展现状和前沿技术，把握研究热点，确定研究框架和方向。
（2）理论分析法：对10G CPRI控制系统的架构设计和关键技术进行理论分析和探讨，为后续实际开发提供指导。
（3）软硬件结合法：采用开放的开发和设计平台，搭建实验环境，进行软硬件联合的开发和调试工作，达到10G CPRI控制系统的设计和实现。
（4）实验测试法：对于所实现的系统进行各种实验和性能测试，进行结果分析和总结，验证实验结果。
三、预期成果通过对于10G CPRI控制系统的研究和开发，预期实现一个10Gbps 级别的数据传输和信号控制的高速光纤传输系统，同时，对于系统设计和开发过程中的关键问题进行深刻的探讨和分析。
CPRI接口模块的硬件设计与实现中期报告
CPRI接口模块的硬件设计与实现中期报告一、项目介绍本项目旨在设计一款可用于无线基站的CPRI接口模块，使用户的光口与用户的BBU（基带单元）之间的数据传输更加稳定和高效。
该模块将采用高速传输技术和一定的错误检测和纠正机制，以确保数据传输的完整性和可靠性。
本报告将重点介绍该模块的硬件设计和实现情况。
二、硬件设计该模块的硬件设计包括以下几部分：1.光电转换器本模块采用光纤作为传输介质，因此需要一个光电转换器将从光纤上接收的光信号转换为电信号。
本设计将选择高灵敏度的光电二极管作为光电转换器，同时采用甲烷化镓半导体放大器进行信号放大。
2. 高速解调器光电转换器输出的电信号需要经过高速解调器进行解调和数据重构，常用的高速解调器有FPGA、ASIC等。
本设计将采用Xilinx Virtex6 FPGA 进行高速解调。
3. 电子数据转发器为了将光口传输的数据转发给BBU，本模块需要一个电子数据转发器。
该转发器主要负责将FPGA输出的数据进行数据解码和重新编码，以方便传输给BBU。
4. 时钟发生器为了确保数据传输的同步性和稳定性，该模块需要一个时钟发生器。
本设计将采用高精度的晶振时钟作为时钟发生器。
三、实现情况目前，我们已经完成了该模块的原理图设计和PCB布局设计，并将其提交给厂家进行制造。
预计在一个月内，我们将收到制造好的PCB板，并开始进行各个部分的组装和调试。
四、后续工作1. PCB板组装和调试制造好的PCB板到手后，我们将进行各个部分的组装和调试，以确保模块能够正常工作。
2. 功能测试和性能测试我们将进行功能测试和性能测试，以确保模块的各个功能模块能够正常工作，并满足性能指标的要求。
3. 编写说明文档完成后，我们将编写详细的模块操作和使用说明文档，以便用户更好地使用该模块。
基于CPRI协议的5G高速光纤接口研究
基于CPRI协议的5G高速光纤接口研究随着5G通信技术的快速发展，高速的光纤接口成为实现5G网络的重要条件之一、而CPRI协议作为一种专门针对无线基站与光纤基础设施之间通信的协议，被广泛应用于4G网络中。
然而，随着5G网络的到来，CPRI协议也需要升级以满足更高带宽和更低延迟的需求。
首先，CPRI协议需要实现更高的带宽。
传输带宽是衡量一个通信协议性能的重要指标之一、随着5G网络的普及，网络中的数据量将大幅增加，因此需要更高带宽的光纤接口来支持大量数据的传输。
基于CPRI协议的5G高速光纤接口研究需要通过协议的升级来提供更大的带宽，实现更高数据传输速率。
同时，为了提供更高带宽的传输，除了协议的升级，光纤的传输速率也需要提高，需要使用更高速率的光纤。
其次，CPRI协议需要实现更低的延迟。
在5G网络中，时延是一个至关重要的指标。
低时延可以提高数据传输的效率和实时性，支持更多的应用场景，如工业自动化、智能交通等。
因此，基于CPRI协议的5G高速光纤接口研究需要通过协议的优化或升级来减少通信时延，提高数据的实时传输性能。
此外，基于CPRI协议的5G高速光纤接口研究还需要考虑安全性和灵活性。
在5G网络中，用户数据的安全是一个重要的问题。
因此，研究人员需要在CPRI协议的基础上增加一些安全机制，如加密和认证等，以确保数据传输的安全性。
另外，为了适应不同场景的需求，CPRI协议也需要具备一定的灵活性，可以根据不同的应用场景和需求进行配置和调整。
综上所述，基于CPRI协议的5G高速光纤接口研究需要在提供更高带宽和更低延迟的同时，考虑数据的安全性和通信的灵活性。
随着5G网络规模的不断扩大，这一研究方向将变得越来越重要，为实现5G网络的高速传输提供技术支持。
CPRI接口模块的硬件设计与实现开题报告
CPRI接口模块的硬件设计与实现开题报告一、选题背景现今，通信领域发展迅速，移动通信系统越来越普及，为满足人们对于通信带宽和服务的要求，通信系统需要提供更高的速率和更佳的性能。
同时，随着通信系统的不断发展完善，人们对于其稳定性和可靠性的要求也越来越高。
CPRI是Common Public Radio Interface的缩写，即公共无线电接口，它是一种用于将基站和射频单元连接的接口标准，用于无线通信系统。
CPRI接口的模块化设计可以使其更加灵活和可靠，同时能够提升整个通信系统的性能和稳定性。
因此，如何设计和实现一个高端的CPRI接口模块，是一个非常有意义的课题。
二、选题意义该课题对于通信系统的发展有着重要的促进作用。
现今，通信系统需要提供更高的速率和更佳的性能，而随着技术的进步，CPRI接口的模块化设计已经成为满足这两个需求的最佳选择。
因此，设计和实现一个高端的CPRI接口模块，不仅可以提升通信系统的性能和稳定性，还可以推动通信技术的发展。
三、研究方案1.硬件设计方案该课题的硬件设计方案主要包括选型和电路设计两个部分。
首先，需要根据系统所需求的性能来选取合适的器件和元件，如FPGA/ASIC/ARM等。
然后，需要进行电路设计，包括原理图设计、PCB 布局等。
在电路设计过程中，需要充分考虑系统的传输速率和稳定性等因素。
2.软件设计方案软件设计方案的主要任务是完成对硬件的控制和驱动等工作，并且需要将系统的接口与外界进行连接。
在软件设计过程中，需要考虑系统的可靠性和稳定性，保证系统的正常运行。
3.实现过程实现过程包括硬件设计、软件设计、系统测试等多个方面。
在硬件设计过程中，需要根据选型和电路设计方案来进行原理图设计和PCB布局；在软件设计过程中，需要开发驱动程序和控制程序，并将系统与外界进行连接；在系统测试过程中，需要对系统进行功能测试、传输速率测试、稳定性测试等。
四、预期目标本课题的预期目标是完成一个高端的CPRI接口模块，满足通信系统对于高速度、高性能、稳定性和可靠性的要求，推动通信技术的发展。
基于CPRI协议的5G高速光纤接口研究
图5 FPGA功能实现源文件图6 CPRI的IP核界面
中控制板选用Xilinx公司型号为XC6VSX315T的FPGA作为主控芯片用来控制光纤接口的主要功能，主要功能是完成光收发模块的使能控制、光传输的链路管理以及数据传输的控制，同时XC6VSX315T包含丰富的Slices及多个用户I/O，可以满足控制板的电路设计要求和后期的硬件描述语言
元是模块，通过模块的相互连接调用来实现复杂的电子电路，模块中可以包括组合逻辑部分的逻辑电路图
辑表达式、逻辑系统所完成的逻辑功能以及过程时序部分[4]。
本文使用
图8 6.144Gbps光口收发数据结果图9 9.83Gbps光口收发数据结果。
cpri协议
CPRI协议简介CPRI（Common Public Radio Interface）协议是一种用于无线通信系统中的光纤传输接口协议，用于连接无线基站的射频模块和基带处理模块。
该协议定义了射频模块和基带处理模块之间的接口标准，实现了高速、可靠和灵活的数据传输。
协议结构CPRI协议使用了分层的结构，包括物理层、传输层和控制层。
各层分别负责不同的功能。
物理层物理层是CPRI协议的最底层，主要负责将数字数据转换为光纤传输所需要的电信号。
对于光网络，物理层使用光电转换器将数字信号转换为光信号，然后通过光纤传输到接收端，在接收端再次使用光电转换器将光信号转换为数字信号。
传输层传输层负责管理数据传输的可靠性和带宽分配。
它将数据分割为小的数据块，并对每个数据块进行加密和冗余校验，以确保数据的完整性和安全性。
传输层还负责对数据进行压缩和解压缩，以提高数据传输的效率。
控制层控制层负责管理协议的控制和配置。
它定义了信道的建立和释放过程，以及数据传输的优先级和调度策略。
控制层还负责监控链路质量和故障检测，以及协议的错误处理和恢复。
数据传输CPRI协议支持双向数据传输，可以同时传输上行和下行的数据。
上行数据是从射频模块向基带处理模块传输的数据，下行数据是从基带处理模块向射频模块传输的数据。
数据传输通过CPRI帧进行，每帧包含多个时隙，每个时隙包含一个数据单元。
数据单元由一个或多个CPRI帧组成，每个CPRI帧包含一个数据包。
数据包的大小和格式由CPRI协议规定，通常是固定大小的以太网帧。
网络配置CPRI协议支持灵活的网络配置，可以根据实际需求进行定制。
网络配置是通过控制层进行的，协议提供了丰富的配置选项和参数。
网络配置包括带宽分配、信道设置、错误补偿和时钟同步等。
在网络配置过程中，需要进行链路检测和质量评估。
链路检测用于检测光纤传输链路的连接情况和质量，质量评估用于评估链路的信号质量和传输能力。
根据评估结果，可以对网络进行优化和调整。
CPRI接口协议
CPRI接口协议篇一：CPRI协议前言随着通信技术的发展，标准化的基带-射频接口越来越受到各厂家的关注，在近几年内相继出现了CPRI、OBSAI、TDRI接口标准。
CPRI作为通用开放接口标准，由于其实现上的经济简便性受到了多方厂家的支持，设备供应商相继推出了基于CRPI协议标准的拉远产品，另一方面基于CRPI协议的交换机和路由器也在逐渐的成熟和推广。
开放的通用接口为3G基站产品节约成本、提高通用性和灵活性提供了方便。
CPRI协议由爱立信、华为、NEC、北电和西门子五个厂家联合发起制定，用于无线通讯基站中基带到射频之间的通用接口协议，对其它组织和厂家开放。
CPRI大部分内容主要针对WCDMA 标准，为其可实现良好服务。
经分析，CPRI协议同样适用于TD-SCDMA第三代移动通讯标准。
CPRI协议横向分为物理层和数据链路层；纵向分为用户平面、控制管理平面和同步平面，具有图1所示的结构。
硬件构架与实现CPRI协议分析仪主要实现射频单元、基带单元的功能模拟。
一方面采集数据进行协议分析，另一方面则产生模拟数据进行协议发送。
基于图1的协议结构，分析仪由控制器、CPRI协议处理器、时钟处理以及对外接口四个主要功能单元构成，支持614.4Mbps、1.和2.三种数据速率，原理框图如图2示。
协议分析仪上高速信号较多，单组总线宽达64位，时钟速率66.6MHz，差分线对速率2.5Gbps。
对于宽数据总线和快时钟速率，信号集成设计至关重要，一方面要保证每一个关键信号的信号完整性，同时在时序上需要满足接收芯片对于信号采样点的需求，以保证稳定无误的采样。
本设计中采用了Cadence 提供的SigXplorer仿真设计工具，以IBIS作为仿真模型，对关键信号进行了预仿真和布线后仿真，同时对关键链路进行了严格的时序裕度计算。
文章限于篇幅，以部分关键链路和关键信号的设计为例来展开，其他内容在此不再赘述。
差分信号的端接和匹配CPRI分析仪板卡上存在LVDS、CML和LVPECL等多种差分电平，不同电平之间的互连需要精心地设计他们之间的匹配和端接，以实现稳定可靠的工作。
分布式基站中CPRI协议的设计与实现
分布式基站中CPRI协议的设计与实现
罗国相;白忠臣;秦水介
【期刊名称】《贵州科学》
【年(卷),期】2015(033)004
【摘要】本文首先针对分布式基站中无线设备控制器(Radio Equipment Controller,REC)和无线设备(Radio Equipment,RE)之间的光纤连接,介绍了CPRI 协议,分析基站系统,设计和实现了基于FPGA的CPRI接口,除了实现CPRI数据传输还增设了线速率、工作状态、告警指示功能.本设计功能完善,性能稳定可靠,实现了REC与RE之间的数据传输.本文最后给出了数据传输眼图和测试结果.
【总页数】6页(P30-34,59)
【作者】罗国相;白忠臣;秦水介
【作者单位】贵州大学贵州省光电子技术与应用重点实验室,贵阳550025;贵州大学贵州省光电子技术与应用重点实验室,贵阳550025;贵州大学贵州省光电子技术与应用重点实验室,贵阳550025
【正文语种】中文
【中图分类】TN876
【相关文献】
1.基于CPRI协议的光纤通讯设计与实现 [J], 胡泽文
2.数字光纤直放站中CPRI协议的FPGA实现 [J], 吴宝合;黄世震
3.数字直放站中CPRI协议的FPGA实现 [J], 陈岳林;石江宏
4.基于CPRI协议的FPGA高速数据传输模块设计与实现 [J], 王艳秋;李旭;高锦春;唐碧华;张洪光
5.一种基于CPRI的分布式基站拓扑链路建立方法 [J], 葛建清;张卫
因版权原因，仅展示原文概要，查看原文内容请购买。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
基于CPRI协议的光纤通讯设计与实现摘要：针对分布式基站基带处理单元和射频拉远单元之间的光纤连接，介绍了CPRI协议规范，讨论了其基于FPGA的硬件实现方案。
同时给出了基于FPGA与SCAN25100方案的设计，采用Verilog语言设计开发FPGA。
该方案开发成本低，调试简单方便。
通过实际测试表明，该设计方案能够有效实现基于CPRI协议的光纤通讯传输，工作性能稳定。
0 引言2009年1月国内3G牌照正式发放，随着3G时代的到来，各大通信运营商对3G移动通信网络展开了大规模建设，投入巨大，而基站是3G网络建设中，数量最多及成本最高的设备。
移动通信领域日趋激烈的竞争，使得通信运营商比以往更加关注建网成本，而分布式基站具备低成本、高性能、快速运营等特性，能够大大节省运营商的建网与运维成本。
因此分布式基站成为当前3G网络建设的最主要选择。
分布式基站核心理念，是把传统宏基站基带处理单元(BBU)和射频拉远单元(RRU)分离，二者通过光纤相连。
网络部署时，将BBU、核心网、无线网络控制设备集中在机房内，与规划站点上部署的RRU通过光纤连接，完成网络覆盖。
为了有效处理分布式基站BBU与RRU间的光纤连接，无线通信行业形成两个联盟，分别制定了两种接口标准：2002年诺基亚、LG、三星等宣布成立OBSAI(开放式基站结构同盟)；2003年爱立信、华为、NEC、北电和西门子等联合成立CPRI (通用公共无线接口组织)。
本文主要介绍基于CPRI协议的光纤通讯。
1 CPRI协议概述CPRI协议定义了两个协议层。
两个协议层为物理层(L1)和数据链路层(L2)。
在物理层中，将上层接入点的传输数据进行复/分接，并采用8B/10B编解码，通过光模块串行收发数据。
数据链路层定义了一个同步的帧结构，包含基本帧和超帧(由256个基本帧组成)，数据在L2层中，通过CPRI固定的帧结构形式进行相应的成帧和解帧处理。
基带处理单元(BBU)和射频拉远单元(RRU)之间可以通过一条或多条CPRI数据链路来连接，每条CPRI数据链路支持614．4Mbps、1228．8M-bps和2457．6Mbps三种比特率高速串行传输。
当前工业界，通过将四条并行CPRI数据链路进行相应串行化处理，可实现BBU与RRU之间通过光纤以近10Gbps(即4X2457．6 Mbps)速率超高速传输。
2 硬件方案采用FPGA来设计实现基于CPRI协议的光纤通讯，可以有多种方案来实现，下面介绍两种方案。
方案一：采用集成了RocketIO模块的FPGA。
RocketlO收发器是在Xilinx公司Virtex2 Pro以上系列FPGA芯片中，集成的功能可配置千兆位级串行收发器。
可通过调用Xilinx公司的COREGenerator生成的IPCore来使用RocketIO收发器。
该模块的功能包括8B/10B编解码，串并转换，时钟与数据流的绑定以及时钟恢复等。
使用此方案优点是，可以使电路板尺寸较小、结构紧凑，可方便设置参数；缺点是，一般集成了RocketIO 的FPGA芯片价格均较高，必然带来开发成本的提高，同时开发周期相对也较长。
方案二：FPGA与SCAN25100相结合。
SCAN25100是美国国家半导体专门为新一代基站结构推出的串行/解串器，其集成了高精度延迟校准测量(DCM)电路及独立的发送和接收系统锁相环路，还具备先进的高速混合信号和时钟管理以及信号调节等功能。
同时芯片具备8B/10B编解码、高速串并转换、锁定检测、CPRI信号和帧丢失检测等功能。
可根据这款芯片来构建多天线技术分布式基站光纤互连解决方案。
此方案开发成本较低，调试简单方便，性能稳定。
2．1 方案整体设计本文主要针对方案二进行介绍与讨论。
该方案设计，由FPGA完成CPRI协议的成帧、解帧、同步、传输数据复，分接等操作，以及与SCAN 25100相关接口设计，同时负责对SCAN25100与光模块控制与状态监控。
SCAN25100负责实现8B/10B编解码和高速串并转换功能。
FPGA与SCAN25100之间通过使用并行数据线传输，SCAN25100的并行数据线支持8位和10位两种模式，这里选择用FPGA将SCAN25100配置成10位模式。
SCAN25100完成8B/10B编解码和高速串并转换，与光模块通过差分串行数据线相连。
最后由光模块完成光、电信号转换，通过光纤与外部设备进行数据传输，实现光纤通讯数据收发。
其方案原理框图如图1所示。
2．2 时钟方案采用输出频率为61．44MHz的有源晶振为FPGA提供系统基准时钟(CLK61)，系统所需的其他频率时钟，均可使用FPGA内置的时钟管理模块，对CLK61进行分频、倍频及移相而得。
SCAN25100有四个时钟端口，与FPGA相连。
系统时钟方案如图2所示。
SCAN25100芯片内置振荡器能够产生一个30．72MHz时钟SYSCLK输出，提供给FPGA作参考时钟。
当系统作为REC端时，FPGA需要提供一个30．72MHz时钟REFCLK，给SCAN25100作为参考时钟。
REFCLK和SYSCLK均使用LVDS差分电平，在FPGA 内部使用缓冲器IBUFGDS来将输入差分时钟信号转为单端时钟，而使用OBUFDS将单端时钟转为差分时钟输出。
TXCLK为FPGA输出给SCAN25100，用于采集输出数据tx_data(9：0)的时钟。
RXCLK为SCAN25100输出给FPGA，用于采集输入数据rx_data(9：0)的时钟。
TXCLK 和RXCLK配置使用INCMOS18电平，均为双边沿采集数据，其时钟频率由用户根据需求配置SCAN25100串行接口(DOUT和RIN)的传输速率决定。
SPMODE(1：0)的配置值决定传输速率，对应关系见表1。
2．3 PCB布板设计PCB布板设计要特别注意信号完整性问题，尤其当系统设定速率为2457．6Mbps高速传输时。
图3所示为系统速率设定为2457．6Mbps，未注意信号完整性问题的PCB布板设计下，TXCLK时钟信号眼图，可以看到时钟信号质量较差。
而SCAN25100对TXCLK 信号质量要求较高，如占空比要求为45％～55％范围。
经测试，在此设计下，当系统工作于614．4Mbps或1228．8Mbps时，系统能正常传输数据，但当系统速率转换为2457．6Mbps，此时TXCLK/RXCLK双边沿对DDR(Double Data Rate)数据出现了错误采集，SCAN25100与光模块之间的差分串行数据线传输也变得不稳定。
因此系统对PCB 布板设计要求较高。
FPGA与SCAN25100之间的并行数据线要与相应的TXCLX/RXCLK时钟线等长布线设计，同时根据国家半导体的推荐，布线应采用65欧姆阻抗匹配。
SCAN25100与光模块之间的高速差分串行数据线，应合理布局，使其尽可能得短，同时DOUT和RIN应布于不同层尽量分隔开布线，这样尽可能地减少DOUT和RIN之间的串扰。
PCB布板优化设计后，高速传输下TXCLK时钟信号眼图如图4所示。
可以看到“眼睛”张开，信号质量得到改善。
3 FPGA设计FPGA内CPRI数据包括用户I/Q数据、控制管理数据和同步数据。
在发送端，通过CPRI固定的帧结构形式将这三部分数据进行复接与成帧处理，然后发送给SCAN25100完成物理层8B/10B编码和并串转换。
在接收端，光模块接收回的数据，经由SCAN25100物理层8B/10B解码和串并转换，FPGA将这三部分数据进行分接与解帧处理，并提取出时钟信号。
下面分别对FPGA对SCAN25100控制与状态监控，数据接口发送与接收模块进行相应介绍，采用Verilog语言设计相应模块。
3. 1 配置与监控模块FPGA需要根据系统需求对SCAN25100进行相应的配置，如设置芯片管脚使用电平标准，传输速率SPMODE(1：0)等，以使其正常启动工作。
对SCAN25100的配置，可以使用两种方式。
通过对SCAN25100芯片的相应配置管脚直接进行电平拉高或拉低操作，这种方式较为简单，但无法实现系统工作时动态改变配置值；FPGA将配置数据通过芯片的MDIO接口写入芯片，这种方式需要FPGA同样定义一个MDIO接口，配置过程稍显复杂，优点在于辅助软件的支持可以在系统工作时动态改变配置值。
为了系统调试工作的方便，通过FPGA对SCAN25100的状态监控是非常有必要的，需要将芯片的几个反映芯片工作状态数据输出给FPGA。
3．2 发送模块CPRI标准数据位为16位，在发送时需要将16位数据分拆为高8位与低8位，然后使用FPGA的ODDR模块，将分拆后高8位与低8位数据拼接成DDR数据输出，同时输出TXCLK送给SCAN25100采集DDR数据。
这里需要调节好TXCLK与输出DDR数据的相位关系，以保证SCAN25100能够正确采集数据。
3．3 接收模块通过光纤接收回来的数据，经由SCAN25100物理层8B/10B解码后，以DDR数据并行传输给FPGA，此时数据位为10位，其中低8位为有效数据。
使用SCAN25100同步输出的RXCLK用于FPGA内部的IDDR模块采集数据，IDDR模块两个数据端口分别输出数据的高低位，将数据进行相应拼接获得16位CPRI数据。
此时还需要通过一个异步FIFO，将数据由RXCLK时钟域转为FPGA内部时钟域。
最后数据可以送给CPRI模块进行分接与解帧处理。
4 实际测试4．1 测试方法为了对系统的光纤通讯传输进行测试，在FPGA中定义了一个PRBS(伪随机码序列)模块，用于产生测试数据，数据帧头为0x50BC。
例化两个相同的PRBS模块，一个放置于发送端，产生测试数据，通过发送模块，由FPGA输出。
将一根光纤的两端同时连接于光模块形成自环回路，FPGA发送端输出的PRBS测试数据，经由FPGA外部回环返回给FPGA 接收。
当FPGA接收端接收到数据为0x50BC时，接收端放置的另一个相同PRBS模块开始启动(未接收到帧头0x50BC则一直处于等待状态)，产生与发送端相同PRBS数据送入PRBS比对模块，与接收数据进行比对。
PRBS比对模块输出比对结果，同时可使用Chipscope抓取接收数据与发送数据对比，确认系统是否正常工作。
测试方案结构图见图5所示。
4．2 测试结果在实验室环境下，对系统的光纤通讯传输进行相应测试。
通过Chipscope来抓取收发数据以及一些标志信号，Chipscope测试结果如图6所示。
图中prbs_check_sync信号值为…1‟，表明接收端PRBS模块接收到帧头0x50BC启动；prbs_d为接收数据，prbs_d_s1为接收端PRBS模块同步产生数据；prbs_check_err信号值为…0‟表明比对结果正确；los_reg、lock_reg以及cdet_reg均为SCAN25100输出的状态信号，其值表明SCAN25100工作状态正常。