河北大学数字电路课程设计

设计中要用到 3 个开关，其中 K1 产生复位清零信号 Reset，K2 为调时按键， K3 为调分按键。
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图 2.1.5 CPLD 电路原理图
2.2 各模块程序设计说明 2.2.1 程序总体设计框图
图 2.2.1 总体框图
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2.2.2 总程序
module
shuzizhong(reset,Hour_Add,Min_Add,F64Hz,F2Hz,F512Hz,dout2,
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目录
一总体设计要求.......................................2 1.1总体设计要求.......................................2 1.2设计总框图.........................................2 1.2.1数字钟电路设计总框图 ............................2 1.2.2数字钟程序设计总框图.............................3 二 各模块说明........................................3 2.1 各模块硬件电路说明................................3 2.1.1 电源电路........................................4 2.1.2振荡电路与分频电路...............................4 2.1.3 JTAG 下载接口电路................................5 2.1.4 显示电路........................................5 2.1.5 CPLD 电路........................................6 2.2 各模块程序设计说明................................8 2.2.1程序总体设计框图.................................8 2.2.2 总程序..........................................8 2.2.3七段译码器.......................................9 2.2.4位选端控制器....................................10 2.2.5 六选一选择器...................................10 2.2.6十进制计数器....................................10
装 订 线
图 1.2.1 数字钟电路设计总框图
1.2.2 数字钟程序设计总框图
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IO 28 IO 27AD_Min IO 26AD_Hour IO 25I/O_8 IO 24I/O_7 VCCINT 23 GND 22 IO 21I/O_6 IO 20I/O_5 IO 19I/O_4 IO 18I/O_3 dp gcom 8 f e d 1312 c bcom 3 a dp gcom 8 f e d 1110 c bcom 3 a Q4Q5Q6Q7Q8Q9 GND U3EPM3064ALC44-10 Q10Q12Q13Q14 IOIOIOIOIOIO C60.1uF GNDGND IO DP4LED7 12 40 VCCIO TCK/IOTDO/IO IO VCC dp 41 dpGND GND P5GND g 542 gcomIN/GCLK1 C50.1uF f 10843 F2Hz U2D7407 fIN/OE1 1K1K1K e 944 CINCOUTCOUTRST eIN/GCLRn VCC U1MC74HC4060 d 11 RESET dIN/OE2/GCLK2 GND R6R10R8 c LED1JTAG2 9822 9 F64Hz 111012 cVCCINT VCC VCC b 43 R21K bcomIO 接口的发光二极管和电阻 aAD_Min 634 aIO VCCGND 12 75 3.3V IO JTAG 6 TDI/IOIOIOIOIOTMS/IOIOVCCIOIOGNDGND P4+3.3V GND GND DP3LED7 1 789 1112131415161710 dp R201K R11KR1410MR15470K dp g 5 Vin R2210K gcom GND U4AMS1117-3.3V f 108 U2C7407 +5V f GND GND e 9 3 e TDITMSTDOTCKC3470uF dI/O_0I/O_1I/O_2 1 d Y132768Hz GND c 12 562 c GND VCC bTDIK3AD_Min 4 bcom P3+5V aTMS 63 a C90.1uF F512Hz 123456789 7 10 +5V VCC J1JATG GND C115PC230P DP2LED7 dp dp g 12 5 gcom GND J2USB f 1234 108 U2B7407 f P2GND eRESETAD_Hour PAPBPCPDPEPFPGPDP 9 e d 1 d c 342 c b 4 200200200200200200200200 bcom a 63 a R161KR191K 7 R3R4R5R7R9R11R12R13 R1710KR2110K GNDGND abcdefgdp DP1LED7 dp dp gK1RESETK2AD_Hour 5 123456789 g com f P1I/O_notused 108 U2A7407 f e 9 e d 1 d VCCVCC c DP6LED7 122 c b dp 4 bcom a gI/O_0I/O_1I/O_2I/O_3I/O_4I/O_5I/O_6I/O_7I/O_8 63 a f 7 LED2Power U2F7407 e d c b R181K a C4100uF DISPLAY_CLKKEY_CLKBLINK&1Hz DP5LED7 dpPAPBPCPDPEPFPG g VCC C80.1uF f U2E7407 GNDGND F512HzF64HzF2Hz ePDP dTDOTCK c
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2.2.7 六进制计数器...................................11 2.2.8 二十四进制计数器...............................12 2.2.9 小数点.........................................13 2.2.10 二分频........................................13 2.2.11 消抖..........................................13 三 数字钟软件设计及原理说明.........................14 3.1 CPLD 内部模块划分 ................................14 3.2 时间调节模块的设计及原理分析......................15 四 总结.............................................16 参考文献............................................17
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一 总体设计方案 1.1 总体设计要求
1、以数字形式显示时、分、秒的时间； 2、能够手动校时、校分； 3、时与分显示之间的小数点常亮； 4、分与秒显示之间的小数点以 1Hz 频率闪烁； 5、各单元模块设计采用 VerilogHDL 语言进行设计。
1.2 设计总框图 1.2.1 数字钟电路设计总框图
装
数字电路课程设计
订
线
题目：利用 CPLD 设计可调时数字钟
学 院 电子信息工程学院 专 业 电气工程及其自动化 学 号 2012449050 姓 名 韩思聪 教 师 刘鑫
2014 年 6 月 23 日
基于 CPLD 数字钟设计 摘要
数字钟作为人们日常生活中常用的计时工具，被广泛应用于家庭，学校，办 公室等多个场所，为人们的学习，生活和工作带来了极大的方便。由于数字集成 电路的发展和先进石英技术的采用，时候数字钟具有走时准确，性能稳定的的特 点。数字钟主要由电源电路，振荡与分频电路，JTAG 下载接口电路，显示电路 以及 CPLD 电路组成。采用中小规模集成芯片进行硬件的焊接。
2.1.4 显示电路
数码管共有六个，分别用于显示时分秒，由于计数器是以 8421BCD 码的形式 累加计数的，因此要选用显示译码电路将计数器的输出数码转换为数码显示器件 所需要的输出逻辑，这样才能使七段译码管上能显示正常十进制数字。电路中六 个数码管下方分别有一个非门，它们是 7407 的组成部分，起到缓冲作用，能够 输出更大电流的作用，更稳定的点亮数码管。
图 2.1.2 振荡电路与分频电路
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2.1.3 JTAG 下载接口电路
JTAG 下载接口电路用于把由 Quartus 设计好的程序下载到 CPLD 器件中，其 中 LED1 为绿色发光二极管，作为下载时的指示灯，下载时 LED1 灯亮,下载成功 后,LED1 灯灭。
图 2.1.3 JTAG 下载接口电路
数字中的实现可以有多种方法，各有特点，本次数字钟采用 QuartusⅡ软件 结合 Verilog HDL 语言编程实现，具有计时、清零和时、分位校准功能，可分为 分频模块，时钟产生模块和数码管显示模块。在 QuartusⅡ软件中输入目标程序， 进行仿真无误后，下载到电路板上实现数字种计数功能
关键词：数字钟 振荡器 CPLD QuartusⅡ
图 1.2.2 数字钟程序设计总框图
二 各模块说明 2.1 各模块硬件电路说明 2.1.1 电源电路
电源电路为整个数字钟提供能量，其主要由 AMS1117-3.3、USB 接口、直流电源、 电容、电阻及红色发光二极管组成。AMS1117-3.3 为 一个正向低压降稳压器， 在 1A 电流作用下压降为 1.2V,稳定电压输出为 3V，具有稳定电压的功能。J2 处 为 USB 接口，用于连接电路板与具有 USB 接口的设备。LED2 为红色发光二极管， 作为电源的指示灯，接通电源时 LED2 会发红光。
point w);
பைடு நூலகம்
input reset,Hour_Add,Min_Add,F64Hz,F2Hz,F512Hz;
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K1K1K1 8R6R GATJ1DEL K12R CCV K11R KCTODTSMTIDT DNG 987654321 01 1J
图 2.1.4 显示电路
2.1.5 CPLD 电路
CPLD 为复杂可编程逻辑器件，我们用 Quartus II 软件设计的程序将生成相 应的目标文件，通过下载电缆将代码传送到 CPLD 中，进而实现设计的数字系统。 CPLD 控制着信号的输入、输出、转换及编制，是整个设计中的核心部件。
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Fu1.06C CCV Fu1.05C 2 V3.3 DNG DNG 1 niV V3.3-7111SMA4U 3 Fu0743C Fu1.09C V5+ BSU2J 4321
图 2.1.1 电源电路
2.1.2 振荡电路与分频电路
此数字钟设计采用 CD4060 分频器进行分频, CD4060 由一振荡器和 14 级二进制 串行计数器位组成，由于晶体振荡器电路给数字钟提供一个频率稳定准确的 32768Ｈz 的方波信号，因此它可以将 32768Hz 的信号逐步分频为 2Hz，于是本设 计中用到的频率 512Hz、64Hz、2Hz 都可以从中得到。其中 512Hz 的时钟信号用 来作为数码管显示时的时钟信号，64Hz 的信号作为消抖电路的时钟信号，2Hz 的信号经过二分频产生 1Hz 的信号作为计数脉冲。