基于VHDL的数字时钟设计

基于VHDL的数字时钟设计

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1概述ﻩ错误!未定义书签。

1．1数字时钟的工作原理 (1)

1.２设计任务 (1)

2 系统总体方案设计2ﻩ

3 ＶHＤL模块电路设计3ﻩ

3．1模块实现3ﻩ

3.1．1分频模块ｐiｎｌv (3)

3．1.２按键去抖动模块qudouﻩ５

3．1.3按键控制模块self1 (6)

３.１.4秒、分六十进制模块ｃａｎtsixｔｙ..................................... ７

3.1.5时计数模块houｒtwｅnｔy9ﻩ

3.1．６秒、分、时组合后的模块9ﻩ

3.1.７数码管显示模块10ﻩ

3.2数字时钟的顶层设计原理图 ................................................... １３

3．3系统仿真与调试 (14)

结束语1ﻩ６

参考文献17ﻩ

致谢........................................................................................................ 1８附录源程序代码19ﻩ

１概述

1.1数字时钟的工作原理

数字钟电路的基本结构由两个6０进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计时,当计时到23时5９分59秒时，再来一个计数脉冲，则计数器清零,重新开始计时。秒计数器的计数时钟CLK为1Ｈｚ的标准信号,可以由晶振产生的5０MHz信号通过分频得到。当数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号,分钟计数器的进位输出信号又作为小时计数器的计数信号,每一秒钟发出一个中断给CＰU,CＰU采用NＩＯS，它响应中断，并读出小时、分、秒等信息。CPU对读出的数据译码,使之动态显示在数码管上。

1．２设计任务

设计一个基于ＶHDＬ的数字时钟,具体功能要求如下:

1．在七段数码管上具有时--分－－秒的依次显示。

２.时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一,小时按24进制计数,分、秒按60进制计数。

３.整点报时,当计数到整点时扬声器发出响声。

4．时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现整体清零和暂停的功能。

５.ＬＥD灯循环显示：在时钟正常计数下，LＥＤ灯被依次循环点亮。

2 系统总体方案设计

设计一个基于VＨＤL的数字时钟，我采用自顶向下分模块的设计。底层为实现个弄能的模块,各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块共7个模块。设计框图如下:

图2.１数字时钟设计框图

由图２.1可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟5０MHＺ经过分频后产生1秒的时钟信号,1秒的时钟信号作为秒计数模块的输入信号，秒计数模块产生的进位信号作为分计数模块的输入信号,分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题,所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进行调节。

3 VHＤL模块电路设计

3.１模块实现

由数字钟的顶层设计原理图可知：系统的外部输入即为系统的时钟信号CLＫ

＝50MHZ，系统的外部输出有蜂鸣器信号buzｚｅr，ＬED显示信号ＬＥＤ[3..1]和sｈan（与按键去抖动模块的o3相连），数码管显示信号ｘiａnｓhｉ[７．.０]，数码管位选信号xuａｎze[7..０]。

下面将对内部功能模块进行详细说明,(本设计共包含５个模块）:

3.1．1分频模块pinｌv

对系统的时钟50MHZ进行分频,设置不同长度的计数值，当系统时钟ｃlk有变化时计数器开始计数，当计数到某个值时输出一个信号，计数值不同输出信号的周期也就不同,从而实现了对系统时钟进行不同的分频，产生不同频率的信号。

由VHＤL语言生成的模块图和程序说明如下：

图３.1分频模块

lｉbrarｙieee;

uｓｅieｅｅ.stｄ_loｇiｃ_1164.aｌｌ;

use ｉeee.sｔd_ｌogiｃ_unｓignｅd.all;

enｔitｙpiｎｌv iｓ

pｏrt( clk:iｎstd_logic;--系统时钟输入端口

clk2ｍｓ:out sｔｄ_logｉc;

clk5０0mｓ：ｏuｔｓtd_lｏgic;

clk1s:oｕt std_loｇｉc)；－-各频率信号的输出端口

end;

archiｔｅctｕrｅbｅh of pinｌv ｉs

beｇｉｎ

p1:ｐrocｅsｓ(ｃlk）;－-进程ｐ1

vaｒｉable cｏunt1：inｔeger raｎｇｅ0 to４９９9999９;

bｅgiｎ

ｉf（clｋ'eｖent aｎｄclｋ='１')then count1:=ｃount1+1;-－在clｋ的上升沿计数

if coｕｎt1＜=2４9999９9 then ｃlk１s<='0＇;

ｅｌｓif count1<＝4９９99９９9 theｎｃｌk1s<=＇１';

ｅlｓe ｃｏunt1:=0；--产生周期为１s的时钟信号

cｌk500ms<='0＇;

elsｉf counｔ３<=２499９９99 theｎclk5００ｍs<='1';

else ｃount3:=0；--产生周期为500ｍs的时钟信号

enｄｉf;

end if;

enｄprocess p１;--结束进程p1

p2:pｒocｅｓs（clｋ）；--进程p2

ｖａriａblｅｃount2:iｎteger ranｇe 0to ９9999;

bｅgｉn

ｉf(clk'evｅｎt ａnd clk='１'）tｈeｎcｏunt2:＝cｏunt2+１;-－在clk 上升沿计数

if coｕnt2<＝4９999 tｈen clk2ms＜＝'0';

elsiｆcount２＜=99９９9 thｅｎｃｌｋ2ｍs<='1'；--产生周期为２ms 的扫描信号

eｎd if;

end ｉf;

enｄprocess p２；－-结束进程p2

ｐ3:ｐroceｓs(cｌk);－-进程p3

variabｌe coｕnt3:inｔegｅｒｒanｇe ０tｏ２４9９9９99;

bｅgin

ｉf(clk'ｅvｅnt aｎｄclk='1')then ｃoｕｎt3：=count3＋1；－-在cl ｋ上升沿计数

if ｃoｕnｔ3<＝12499999thｅn

enｄiｆ;

enｄif;

end pｒoｃess p３；