verilog语言 序列产生与检测

module su (clk,f,m,clr1,clr2,ld,s);

input clk,clr1,clr2,ld;

output f,m;

output [4:0] s;

reg f,m;

reg [2:0] q2;

reg [4:0] z,s;

reg [15:0] wo;

parameter [15:0] xulie=16'b0111010011011010; //要产生的序列parameter [4:0] q1=5'b11010; //要检测的序列

always @(posedge clk,negedge clr1)

if (~clr1) f<=0; //清产生序列

else if (ld) wo<=xulie;

else begin wo[0]<=wo[15];

f<=wo[15];

wo[15:1]<=wo[14:0]; //并行转换为串行

end

always @(posedge clk or negedge clr2)

begin

if (~clr2) q2<= 0; //清检测序列

else

case (q2)

0 : if (f==q1[4]) q2<=1; else q2<= 0;

1 : if (f==q1[3]) q2<=2; else q2<= 0;

2 : if (f==q1[2]) q2<=3; else q2<= 2;

3 : if (f==q1[1]) q2<=4; else q2<= 0;

4 : if (f==q1[0]) q2<=5; else q2<= 2; //状态转移

default: q2 <= 0;

endcase

end

always @(q2)

if (q2==5) m<= 1; else m<= 0; //检测到11010，输出1 always @(posedge clk)

begin

z[4:1]=z[3:0];

z[0]=f;

s<=z; // 转换为并行输出

end

endmodule