设计数字时钟电路设计课件
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Q2
M
分十位
Q0 Q2
分个位
Q0 Q3
& & 74LS20
＋5V
& RL 3.3k
Z
&
&
& 74LS00
1kHz
74LS03
＋5V
22 1k
3DG130
8 音响电路
2. 仿广播电台正点报时电路的设计
仿广播电台正点报时电路的功能要求是： 每当数字钟计时快要到正点时发出声响; 通常按照4低音1高音的顺序发出间断声响; 以最后一声高音结束的时刻为正点时刻。
3. 报整点时数电路--编码器
编码器是由与非门实现的组合逻辑电路 ，其输出端的逻辑表达式由5变量的卡诺图 可得：
D1的逻辑表达式
如果用与非门实现上式，则
3. 报整点时数电路--编码器
编码器是由与非门实现的组合逻辑电路 ，其输出端的逻辑表达式由5变量的卡诺图 可得：
D2的逻辑表达式
3. 报整点时数电路--编码器
13
LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
5
编码器
＋ 5V
Q4 Q3 Q2 Q1 Q0
时计数器 CP
CP0 1H z
1 G1
Q2 M2 分十位
分十位 Q 2M 2
CP
LD 减计数
RC
N0
接通电源后按触发开关S，使触发器清“0”， 即1Q=0
减法计数器 完成几点响几声的功能。即从小时计数器的整点开始进行减法计数，直到零 为止。
编码器 将小时计数器的5个输出端Q4、Q3、Q2、Q1、Q0按照“12翻1”的编码要求转换为减 法计数器的4个输入端D3、D2、D1、D0所需的BCD码。
逻辑控制电路 控制减法计数器的清“0”与置数。控制音响电路的输入信号。
CP
CP
LD 减计数
RC
N0
此时74LS191进行减法计数，计数脉冲 由CP0提供
CP0 1H z
1 G1
Q2 M2 分十位
3. 报整点时数电路--逻辑控制电路
G2
1
&
32
74LS74
1
1CP 1RD
1D
1Q 1Q
S
56
1 G3
1kH z
1 G4
& G5 1 G6 音响电路
11
13
LD
RC
14 CPA
时计数器 CP
1 G6
CP0
1H z
音响电路
1 G1
Q2 M2 分十位
逻辑控制电路由D触发器74LS74与多级与非门组成
CP
LD 减计数
RC
N0
Q2M2的下降沿同时又使74LS74的状态翻 转，1Q经G3、G4延时后使
3. 报整点时数电路--逻辑控制电路
G2
1
&
当减法计分数十到位0时，使D触发器的1CP=0，但 触发器Q状2 M态2 不变
编码器是由与非门实现的组合逻辑电路 ，其输出端的逻辑表达式由5变量的卡诺图 可得：
D0、D3的逻辑表达式分别为
D0 Q0 D3 Q3Q4 Q3Q4
3. 报整点时数电路--逻辑控制电路
G2
1
&
32
74LS74
1
1CP 1RD
1D
1Q 1Q
S
56
1 G3
1kH z
1 G4
& G5 1 G6 音响电路
11
5
编码器
＋ 5V
频信其号二，Q，4使Q封时3音计Q锁2数响1Q器1k电QH0路z的无音输
入脉冲
CP
CP0 1H z
1 G1
Q2 M2 分十位
分十位
Q 2 M其2 一，使74LS191的置数端，即将此时对 应的小时计数器输出的整点时数置入 74LCSP191；
LD 减计数
RC
N0
清“0”脉冲有两个作用
产生触摸控制脉冲的电路有单次脉冲产生器，555集成电路定时器，单稳态触发器等。
五、设计任务
给定的主要器件 74LS00 4片，74LS90 4片，74LS03（OC） 2片，74LS92 2片，74LS04 2片，74LS20 2片，74LS191 1片，74LS48 6片，发光二极管 1只 ，74LS74 1片，数码显示器BS202 6只，555 2片。
设计数字时钟电路设计课件
一、设计课题：多功能数字时钟电路
功能要求： （1）基本功能（必做）
①准确计时，以数字形式显示时、分、秒的时间 ②小时的计时要求“24翻1”，分和秒要求60进位 ③校正时间 （2）扩展功能（选做） ①定时控制 ②报整点时数
二、数字时钟原理 23
时显示器 译码器 时计数器
振荡器
3. 报整点时数电路--逻辑控制电路
G2
1
&
分十位 Q 2M 2
32
74LS74
1
1CP 1RD
1D
1Q 1Q
S
56
1 G3
1kH z
1 G4
& G5
11
13
LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
5
编码器
＋ 5V
Q4 Q3 Q2 Q1 Q0
逻辑控制电路由D触发器74LS74与多级与非门组成
3. 报整点时数电路--逻辑控制电路
G2
1
&
32
74LS74
1
1CP 1RD
1D
1Q 1Q
S
56
1 G3
1kH z
1 G4
& G5
11
13
LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
5
编码器
＋ 5V
1. 振荡器的设计
振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准 确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精 度越高。
1. 振荡器的设计
如图所示为晶体振荡器电路， 常取晶振的频率为32768Hz，经分 频 电路，可得到1Hz的标准脉冲
1
RF 22M
3. 报整点时数电路--减法计数器 减法计数器选用74LS191，各控制端的作用如下:
LD 为置数端。当
据输入端D0D1D2D3的数据置入。
LD =0时将小时计数器的输出经数
RC 为溢出负脉冲输出端。当减计数到“0”时，
RC
输出一个负脉冲。
U /D 为加/减控制器。
U /D =1时减法计数。
CPA为减法计数脉冲，兼作音响电路的控制脉冲。
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
5
编码器
＋ 5V
Q4 Q3 Q2 Q1 Q0
时计数器 CP
CP0 1H z
1 G1
Q2 M2 分十位
分十位 Q 2M 2
CP
LD 减计数
RC
N0
当 时，因Q2M2仍为0，CP=1，使D触发 器翻转复“0”，74LS191又回到置数状态， 直到下一个Q2M2的下降沿来到
分十位 Q0
&
Q2
1
分个位 Q0 Q3
&
秒十位 Q0
1
Q2
秒个位 Q0
1kHz
&
秒个位 Q3
1
&
& 500Hz
只有当 分十位的Q2M2Q0M2=11 分个位的Q3M1Q0M1=11
秒十位的Q2S2Q0S2=11
秒个位的Q0S1=1时 音 &1响 电 音响电路才能工作 路
3. 报整点时数电路的设计 报整点时数电路的功能是：每当数字钟计时到整点时发出音响，且几点响几声。实现这一功能的电 路主要由以下几部分组成：
2. 仿广播电台正点报时电路的设计 秒个位计数器状态
设4声低音（约500Hz）分别发生在59分51秒、53秒 、55秒及57秒，最后一声高音（约1kHz）发生在59分 59秒，它们的持续时间均为1秒。由表可得
Q 3S1
“ 0”时 50H ， 0音 z 响输 “ 1”时 1KH ， 音 z 响输
2. 仿广播电台正点报时电路的设计
及R91或R92为低电平 或全部低电平 QA与CKB相连
3.计数器 秒、分为60进制计数器，时为24进制计数器
（1） 60进制计数器 由十进制和六进制级联而成。十进制由74LS90组成，六进制由74LS92组成，引脚图如 下：
异步清零R01、R02 计数时： R01或R02为低电平 QA与CKB相连
4.译码器和显示器 采用74LS48译码，与8421编码器配合
BI、LT应为高电平
七段LED共阴极显示器
5. 校时电路的设计
当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时） 校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能 为使电路简单，这里只进行分和小时的校时
5.校时电路 采用74LS00(四—二与非门）74LS04(六反相器）
74LS92十二进制计数器
60进制计数器连线图
74LS92六分频接线： Q3 Q2 Q1 Q0 0 1 0 1 （5） 1 0 0 0 （6）
（2）二十四进制计数器
当：“24”时，两集成块的R01、R02均为“1”，两计数器清零
Q3 Q2 Q1 Q0
Q3 Q2 Q1 Q0
0 0 1 0 （2） 0 1 0 0 （4）
Q4 Q3 Q2 Q1 Q0
时计数器 CP
1 G6
CP0
1H z
音响电路
1 G1
Q2 M2 分十位
逻辑控制电路由D触发器74LS74与多级与非门组成
分十位 Q 2M 2
CP
LD 减计数
RC
N0
当分十位计数器的进位脉冲Q2M2的下降沿 来到时，经G1反相，小时计数器加1。新 的小时数置入74LS191。
32
74LS74
1
1CP 1RD
1D
1Q 1Q
S
56
1 G3
1kH z
百度文库
1 G4
& G5 1 G6 音响电路
11
13
LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
5
编码器
＋ 5V
CP0=1时音响电路发 Q 4 Q出时3 计1Q k2数HQ时器z1 声Q停0 音响，。CP0=0
500Hz的低音频信号等
电台报时用的1kHz的高音频信号和
选用3片中规模集成电路计数器74LS90可以完成上述功能 因每片为1/10分频，3片级联则可获得所需要的频率信号 即第1片的Q0端输出频率为500Hz，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz
74LS90十进制计数器
异步清零R01、R02 异步置9端R91、R92 计数时： R01或R02为低电平
逻辑控制电路由D触发器74LS74与多级与非门组成
3. 报整点时数电路--逻辑控制电路
G2
1
&
32
74LS74
1
1CP 1RD
1D
1Q 1Q
S
56
1 G3
1kH z
1 G4
& G5 1 G6 音响电路
11
13
LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
如果出现某些整点数不准确，其主要原因是逻辑控制电路中的与非门延时时间不够，产生了竞 争冒险现象，可以适当增加与非门的级数或接入小电容进行滤波。
4. 触摸报整点时数电路的设计 在有些场合（如夜间），不便于直接看显示时间，希望数字钟有触摸报时功能。即触
摸数字钟的某端，能够报当时的整点时数。
根据功能要求，不难设想在报整点时数电路的基础上，增加一触发脉冲控制电路，或 将报整点时数电路的自动报时改为触摸报时电路即可。
校时电路原理图
四、功能扩展电路的设计 定时控制电路的设计 仿广播电台正点报时电路的设计 报整点时数电路的设计 触摸报整点时数电路的设计
1. 定时控制电路的设计
数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通 或断开“控制”。
不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满 足规定的要求。
JT
32768Hz C1 3/22pF
1 vo
R 150k
C2 20pF
1.振荡器的设计 本课题采用集成电路定时器555与RC组成 多谐振荡器，一方面是为了练习555集成 块的使用，同时可节省器材。
f 1.43 RC 1
C2用来滤除电源电流跳变引入的高 频干扰
2.分频器
分频器的功能主要有两个： a.产生标准秒脉冲信号 b.提供功能扩展电路所需要的信号，如仿
59 分显示器 译码器 分计数器 校时电路
分频器
59 秒显示器 译码器 秒计数器
秒脉冲
三、主体电路的设计与装调
主体电路是由功能部件或单元电路组成的。在设计这些电路或选择部件时，尽量 选用同类型的器件，如所有功能部件都采用TTL集成电路或都采用CMOS集成电路。整 个系统所用的器件种类应尽可能少。下面介绍各功能部件与单元电路的设计。
1. 定时控制电路的设计
例 要求上午7时59分发出闹时信号，持续时间为1分钟。 解 7时59分对应数字钟的时个位计数器的状态为(Q3Q2Q1Q0)H1=0111，分十位计数器的 状态为(Q3Q2Q1Q0)M2=0101，分个位计数器的状态为(Q3Q2Q1Q0)M1=1001。若将上述计数 器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点 59分响，持续1分钟后（即8点时）停响。
1. 定时控制电路的设计 所以闹时控制信号Z的表达式为
Z (2 Q 1 Q 0 ) H (1 2 Q 0 ) M (3 2 Q Q 0 ) M M 1
式中，M为上午的信号输出，要求M=1
如果用与非门实现上式所表示的逻辑功能，则可以将Z进行布尔代数变换，即
1. 定时控制电路的设计
Q0 时个位 Q1
M
分十位
Q0 Q2
分个位
Q0 Q3
& & 74LS20
＋5V
& RL 3.3k
Z
&
&
& 74LS00
1kHz
74LS03
＋5V
22 1k
3DG130
8 音响电路
2. 仿广播电台正点报时电路的设计
仿广播电台正点报时电路的功能要求是： 每当数字钟计时快要到正点时发出声响; 通常按照4低音1高音的顺序发出间断声响; 以最后一声高音结束的时刻为正点时刻。
3. 报整点时数电路--编码器
编码器是由与非门实现的组合逻辑电路 ，其输出端的逻辑表达式由5变量的卡诺图 可得：
D1的逻辑表达式
如果用与非门实现上式，则
3. 报整点时数电路--编码器
编码器是由与非门实现的组合逻辑电路 ，其输出端的逻辑表达式由5变量的卡诺图 可得：
D2的逻辑表达式
3. 报整点时数电路--编码器
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LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
5
编码器
＋ 5V
Q4 Q3 Q2 Q1 Q0
时计数器 CP
CP0 1H z
1 G1
Q2 M2 分十位
分十位 Q 2M 2
CP
LD 减计数
RC
N0
接通电源后按触发开关S，使触发器清“0”， 即1Q=0
减法计数器 完成几点响几声的功能。即从小时计数器的整点开始进行减法计数，直到零 为止。
编码器 将小时计数器的5个输出端Q4、Q3、Q2、Q1、Q0按照“12翻1”的编码要求转换为减 法计数器的4个输入端D3、D2、D1、D0所需的BCD码。
逻辑控制电路 控制减法计数器的清“0”与置数。控制音响电路的输入信号。
CP
CP
LD 减计数
RC
N0
此时74LS191进行减法计数，计数脉冲 由CP0提供
CP0 1H z
1 G1
Q2 M2 分十位
3. 报整点时数电路--逻辑控制电路
G2
1
&
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74LS74
1
1CP 1RD
1D
1Q 1Q
S
56
1 G3
1kH z
1 G4
& G5 1 G6 音响电路
11
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LD
RC
14 CPA
时计数器 CP
1 G6
CP0
1H z
音响电路
1 G1
Q2 M2 分十位
逻辑控制电路由D触发器74LS74与多级与非门组成
CP
LD 减计数
RC
N0
Q2M2的下降沿同时又使74LS74的状态翻 转，1Q经G3、G4延时后使
3. 报整点时数电路--逻辑控制电路
G2
1
&
当减法计分数十到位0时，使D触发器的1CP=0，但 触发器Q状2 M态2 不变
编码器是由与非门实现的组合逻辑电路 ，其输出端的逻辑表达式由5变量的卡诺图 可得：
D0、D3的逻辑表达式分别为
D0 Q0 D3 Q3Q4 Q3Q4
3. 报整点时数电路--逻辑控制电路
G2
1
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74LS74
1
1CP 1RD
1D
1Q 1Q
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1 G3
1kH z
1 G4
& G5 1 G6 音响电路
11
5
编码器
＋ 5V
频信其号二，Q，4使Q封时3音计Q锁2数响1Q器1k电QH0路z的无音输
入脉冲
CP
CP0 1H z
1 G1
Q2 M2 分十位
分十位
Q 2 M其2 一，使74LS191的置数端，即将此时对 应的小时计数器输出的整点时数置入 74LCSP191；
LD 减计数
RC
N0
清“0”脉冲有两个作用
产生触摸控制脉冲的电路有单次脉冲产生器，555集成电路定时器，单稳态触发器等。
五、设计任务
给定的主要器件 74LS00 4片，74LS90 4片，74LS03（OC） 2片，74LS92 2片，74LS04 2片，74LS20 2片，74LS191 1片，74LS48 6片，发光二极管 1只 ，74LS74 1片，数码显示器BS202 6只，555 2片。
设计数字时钟电路设计课件
一、设计课题：多功能数字时钟电路
功能要求： （1）基本功能（必做）
①准确计时，以数字形式显示时、分、秒的时间 ②小时的计时要求“24翻1”，分和秒要求60进位 ③校正时间 （2）扩展功能（选做） ①定时控制 ②报整点时数
二、数字时钟原理 23
时显示器 译码器 时计数器
振荡器
3. 报整点时数电路--逻辑控制电路
G2
1
&
分十位 Q 2M 2
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74LS74
1
1CP 1RD
1D
1Q 1Q
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1 G3
1kH z
1 G4
& G5
11
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LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
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15 1 10 9
5
编码器
＋ 5V
Q4 Q3 Q2 Q1 Q0
逻辑控制电路由D触发器74LS74与多级与非门组成
3. 报整点时数电路--逻辑控制电路
G2
1
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32
74LS74
1
1CP 1RD
1D
1Q 1Q
S
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1 G3
1kH z
1 G4
& G5
11
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LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
5
编码器
＋ 5V
1. 振荡器的设计
振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准 确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精 度越高。
1. 振荡器的设计
如图所示为晶体振荡器电路， 常取晶振的频率为32768Hz，经分 频 电路，可得到1Hz的标准脉冲
1
RF 22M
3. 报整点时数电路--减法计数器 减法计数器选用74LS191，各控制端的作用如下:
LD 为置数端。当
据输入端D0D1D2D3的数据置入。
LD =0时将小时计数器的输出经数
RC 为溢出负脉冲输出端。当减计数到“0”时，
RC
输出一个负脉冲。
U /D 为加/减控制器。
U /D =1时减法计数。
CPA为减法计数脉冲，兼作音响电路的控制脉冲。
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
5
编码器
＋ 5V
Q4 Q3 Q2 Q1 Q0
时计数器 CP
CP0 1H z
1 G1
Q2 M2 分十位
分十位 Q 2M 2
CP
LD 减计数
RC
N0
当 时，因Q2M2仍为0，CP=1，使D触发 器翻转复“0”，74LS191又回到置数状态， 直到下一个Q2M2的下降沿来到
分十位 Q0
&
Q2
1
分个位 Q0 Q3
&
秒十位 Q0
1
Q2
秒个位 Q0
1kHz
&
秒个位 Q3
1
&
& 500Hz
只有当 分十位的Q2M2Q0M2=11 分个位的Q3M1Q0M1=11
秒十位的Q2S2Q0S2=11
秒个位的Q0S1=1时 音 &1响 电 音响电路才能工作 路
3. 报整点时数电路的设计 报整点时数电路的功能是：每当数字钟计时到整点时发出音响，且几点响几声。实现这一功能的电 路主要由以下几部分组成：
2. 仿广播电台正点报时电路的设计 秒个位计数器状态
设4声低音（约500Hz）分别发生在59分51秒、53秒 、55秒及57秒，最后一声高音（约1kHz）发生在59分 59秒，它们的持续时间均为1秒。由表可得
Q 3S1
“ 0”时 50H ， 0音 z 响输 “ 1”时 1KH ， 音 z 响输
2. 仿广播电台正点报时电路的设计
及R91或R92为低电平 或全部低电平 QA与CKB相连
3.计数器 秒、分为60进制计数器，时为24进制计数器
（1） 60进制计数器 由十进制和六进制级联而成。十进制由74LS90组成，六进制由74LS92组成，引脚图如 下：
异步清零R01、R02 计数时： R01或R02为低电平 QA与CKB相连
4.译码器和显示器 采用74LS48译码，与8421编码器配合
BI、LT应为高电平
七段LED共阴极显示器
5. 校时电路的设计
当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时） 校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能 为使电路简单，这里只进行分和小时的校时
5.校时电路 采用74LS00(四—二与非门）74LS04(六反相器）
74LS92十二进制计数器
60进制计数器连线图
74LS92六分频接线： Q3 Q2 Q1 Q0 0 1 0 1 （5） 1 0 0 0 （6）
（2）二十四进制计数器
当：“24”时，两集成块的R01、R02均为“1”，两计数器清零
Q3 Q2 Q1 Q0
Q3 Q2 Q1 Q0
0 0 1 0 （2） 0 1 0 0 （4）
Q4 Q3 Q2 Q1 Q0
时计数器 CP
1 G6
CP0
1H z
音响电路
1 G1
Q2 M2 分十位
逻辑控制电路由D触发器74LS74与多级与非门组成
分十位 Q 2M 2
CP
LD 减计数
RC
N0
当分十位计数器的进位脉冲Q2M2的下降沿 来到时，经G1反相，小时计数器加1。新 的小时数置入74LS191。
32
74LS74
1
1CP 1RD
1D
1Q 1Q
S
56
1 G3
1kH z
百度文库
1 G4
& G5 1 G6 音响电路
11
13
LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
5
编码器
＋ 5V
CP0=1时音响电路发 Q 4 Q出时3 计1Q k2数HQ时器z1 声Q停0 音响，。CP0=0
500Hz的低音频信号等
电台报时用的1kHz的高音频信号和
选用3片中规模集成电路计数器74LS90可以完成上述功能 因每片为1/10分频，3片级联则可获得所需要的频率信号 即第1片的Q0端输出频率为500Hz，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz
74LS90十进制计数器
异步清零R01、R02 异步置9端R91、R92 计数时： R01或R02为低电平
逻辑控制电路由D触发器74LS74与多级与非门组成
3. 报整点时数电路--逻辑控制电路
G2
1
&
32
74LS74
1
1CP 1RD
1D
1Q 1Q
S
56
1 G3
1kH z
1 G4
& G5 1 G6 音响电路
11
13
LD
RC
14 CPA
74LS191
G D 0 D 1 D 2 D 3 U /D
8
15 1 10 9
如果出现某些整点数不准确，其主要原因是逻辑控制电路中的与非门延时时间不够，产生了竞 争冒险现象，可以适当增加与非门的级数或接入小电容进行滤波。
4. 触摸报整点时数电路的设计 在有些场合（如夜间），不便于直接看显示时间，希望数字钟有触摸报时功能。即触
摸数字钟的某端，能够报当时的整点时数。
根据功能要求，不难设想在报整点时数电路的基础上，增加一触发脉冲控制电路，或 将报整点时数电路的自动报时改为触摸报时电路即可。
校时电路原理图
四、功能扩展电路的设计 定时控制电路的设计 仿广播电台正点报时电路的设计 报整点时数电路的设计 触摸报整点时数电路的设计
1. 定时控制电路的设计
数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通 或断开“控制”。
不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满 足规定的要求。
JT
32768Hz C1 3/22pF
1 vo
R 150k
C2 20pF
1.振荡器的设计 本课题采用集成电路定时器555与RC组成 多谐振荡器，一方面是为了练习555集成 块的使用，同时可节省器材。
f 1.43 RC 1
C2用来滤除电源电流跳变引入的高 频干扰
2.分频器
分频器的功能主要有两个： a.产生标准秒脉冲信号 b.提供功能扩展电路所需要的信号，如仿
59 分显示器 译码器 分计数器 校时电路
分频器
59 秒显示器 译码器 秒计数器
秒脉冲
三、主体电路的设计与装调
主体电路是由功能部件或单元电路组成的。在设计这些电路或选择部件时，尽量 选用同类型的器件，如所有功能部件都采用TTL集成电路或都采用CMOS集成电路。整 个系统所用的器件种类应尽可能少。下面介绍各功能部件与单元电路的设计。
1. 定时控制电路的设计
例 要求上午7时59分发出闹时信号，持续时间为1分钟。 解 7时59分对应数字钟的时个位计数器的状态为(Q3Q2Q1Q0)H1=0111，分十位计数器的 状态为(Q3Q2Q1Q0)M2=0101，分个位计数器的状态为(Q3Q2Q1Q0)M1=1001。若将上述计数 器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点 59分响，持续1分钟后（即8点时）停响。
1. 定时控制电路的设计 所以闹时控制信号Z的表达式为
Z (2 Q 1 Q 0 ) H (1 2 Q 0 ) M (3 2 Q Q 0 ) M M 1
式中，M为上午的信号输出，要求M=1
如果用与非门实现上式所表示的逻辑功能，则可以将Z进行布尔代数变换，即
1. 定时控制电路的设计
Q0 时个位 Q1