从RTL到GDSII整个流程的功耗优化设计指南

/technology/100019609从RTL到GDSII整个流程的功耗优化设计指南星期六, 04/04/2009 - 11:42 — 创新网小编当 前，数字集成电路(硅晶片)的设计日益变得越来越大型化和复杂化—包括ASIC,ASSP与片上系统(SoC)—设计的功率收敛和电路的功率完整性开始逐渐成为工程资源中的主流问题，进而有效器件整体的面市时间。

在便携式(通常是无线 的)电子系统中，逐渐增加了电池供电的使用，推动着对消耗最小功率的器件的需求。

同时，这些产品的物理体积也变得越来越小，消费者日渐成熟，他们需要的是更多的功能，更长的电池寿命。

举例说明，一款时髦的移动电话，可能包括以下特征，如个人记事本功能、游戏功能、照相并传输照片、连接到互联网等等。

不管功能如何增加，然而，一个普通移动电话的重量不会超过4盎司，而且消费者希望在通话和操作时电池能够持续至少三个小时，待机模式下至少能持续五天或者更长时 间。

本文首先探讨了最重要的功率消耗和功率分配等注意事项。

然后介绍真正的低功耗设计环境，能够满足贯穿整个RTL到GDSII设计流程中功率设计的需求。

而在另一个层面，一些器件的大部分功率损耗都会导致重要的设计问题。

例如，一款新近发布的CPU在1.3伏时消耗电流量为100安培，功率相当于 130瓦！这一类的器件需要昂贵的封装和散热配置，整个芯片上的热梯度，可能会导致机械应力，进而过早地导致器件故障，因此如何在芯片中物理的实现所有功率并不是小事一桩。

所以，即便是将器件用于非便携的设备上，依然存在着大功率的问题，在面对这些电源供应和冷却系统的尺寸和成本问题时，有功率意识(功率监 控)的设计能够实现有竞争力的优势。

当半导体行业从一个技术标准移植到另一个技术标准时，目前的功率约束就显得非常吃紧，新的约束便相继出现。

关乎功率的约束正被加以利用，贯穿在整个设计流程中，从而实现器件最佳的性能和可靠性。

在目前超大型、超复杂的设计中，实现可靠的电源网络和最小的功率消耗已经成为设计团队面临的主要挑战。

实现最优化的低功耗设计需要在设计流程的不同阶段权衡，诸如时序对功率和面积对功率等因素的折衷。

成功的功率敏感设计要求工程师们具备准确、高效地完成这些权衡的能力。

为了能够实现这一目的，设计师需要授权使用正确的低功耗分析和最优化引擎，这些功能要求集成在整个RTL到GDSII流程中，而且要 贯穿全部流程。

此外，为了处理各种效应之间的复杂关系，必需利用整合的设计环境，在流程中，所有的功率工具都相互完全集成在一起，同时与其它的分析和实施引擎整合 在一起。

例如，变化单元的尺寸会影响他们的关联电流(以及功耗)，进而影响了与这些单元相关的电压降。

为了充分地计算压降效应的效果，必须要衰减时序－一个单元一个单元地执行－以实际的电压下降为基础。

接下来时序分析引擎利用衰减的时序数据识别出关键路径上的潜在变化。

然后，最优化的引擎做出相应的单元尺寸调整，以满足随时序变化引起的潜在的设置或保持问题。

这些变化再一次地影响电流，电流影响了压降，依此类推。

如果由于缺乏一个整合的设计环境而无法解决 这些相互关系中的任一环节，那么就会在激烈市场竞争中被竞争对手的低功耗设计击败。

本文首先探讨了最重要的功率消耗和功率分配等注意事项。

然后介绍真正的低功耗设计环境，能够满足贯穿整个RTL到GDSII设计流程中功率设计的需求。

功率消耗相关事项动态功率消耗这些讨论中假定使用的是互补型金属氧化物半导体(CMOS)器件，原因是CMOS是目前最流行的数字IC实施技术。

动态功率消耗发生在逻辑门由一个状态切换到另一个状态的时刻。

在切换的过程中，与门极相关的晶体管内部电容被充电，因此会产生功耗。

更为重要的是，门极也不得不为外部(负载)电容充电，外部电容由与下游逻辑门相关的线圈寄生电容和输入电容组成。

现在以一个简单的反相器门极为例，在任何情况下，通常两个晶体管T1和T2中只有一个是打开的(如图1所示)。

然而，在门极从一个状态向另一个状态 切换的过程中，晶体管T1和T2将在瞬间同时打开。

因此在VDD(逻辑值1，电源)和VSS(逻辑值0，接地)之间将产生瞬态电流，后继的瞬态开路电流将导致瞬态浪涌功率。

图1.当门极状态切换时，两个晶体管可能会同时被激活两个晶体管同时被激活的总时长是他们的输入开关阈值和门极驱动输入信号转换(斜率)的函数。

控制反相器输入信号斜率的其中一个因素是形成逻辑门驱动信号的晶体管容量。

要求它们要足够大，这样信号就能够迅速转换，进而将反相器晶体管同时激活的总时长保持在一个合理的水平(如图1b)。

下面讨论一下如果驱动门极的晶体管过大，过度驱动门极的情况。

在这种情况下，通过保持反相器晶体管同时打开的时间最短来实现功率节约的想法就无法实现了(如图1a)，原因是驱动门极必须为因晶体管过大而增加的电容充电，因此消耗了额外的功率。

而且，过于迅速的信号转换也将引起噪音、过冲、下冲以及串扰等信号完整性问题。

相比而言，如果驱动门极的晶体管过小，门极驱动就显得不足，那么反相器的晶体管同时打开的时间过长(如图1c)，因此会导致晶体管消耗掉无法控制的功率(不足的输入信号也会对与其它信号耦合产生的噪音和串扰极度敏感)。

应对动态功率消耗基于介绍性文章的目的，动态功率消耗量的计算可以通过以下公式表示：这些公式显示, 动态功率的消耗可以通过以下方式来改变:减少电路活动次数减少驱动电容值减少供电电压值减少开关活动次数的一个方法是减少系统时钟的频率。

但是，减少时钟频率将给器件的性能带来相应的影响。

另一种技术是使用时钟门控，能够限定时钟的分 配，在某个时刻，只分配给那些正在执行有意义的任务的器件部分。

也有可能通过应用适当的延迟平衡，达到最小化本地数据活动(瞬时脉冲干扰和潜在危害)的目的。

有很多方法可以减少电容值。

其中一个方法就是缩小门极驱动的过驱线圈的大小，因而降低与这些门极相关的电容。

另一个技术是利用有功率意识(功率验 证)的布局布线算法，最小化关键线圈的长度，因此减少了关联寄生电容的大小。

有功率意识的布局布线应该以与每个线圈关联的开关活动数量为基础(权重)。

还 有另一个可选择的办法是利用诸如低k电介质(绝缘体)材料或低阻抗/电容铜(Cu)轨等技术。

降低供电电压可以引人注目地减少逻辑门的功耗，但是同时也会极大地降低门极的开关速度。

一个解决方案是利用多重电压区域，也就是说在芯片的不同区域应用不同的电压。

在这种情况下，应该将与关键性能相关的功能块布置在更高的电源区域，而那些非关键功能应该布置在更低的电源区域。

在设计流程的算法和架构阶段，也可以在功能平行和频率和/或电压之间进行有意义的权衡。

举例说明，将一个运行频率为'f'，电压为'V'的逻辑时钟 替换为两个同样的时钟，两个时钟各执行一半的任务，而每个时钟的运行频率和电压更低。

在这种情况下，在保持性能不变的同时，该功能的总功率损耗得以降低，但是却占用了更多的宝贵的硅片空间。

静态功率消耗静态功率消耗是指逻辑门不活动时(静止)的功率；也就是说，不存在从一个状态切换到另一个状态的时刻。

此时，理论上这些门完全不应该消耗任何功率。

然而，实际情况是，总会有一部分漏电流通过晶体管，这意味着它们的确会消耗掉一定的功率。

即使单个逻辑门的静态功率损耗非常非常低，但是由于现在的IC包括数以千万的门极电路，因此总体影响就变得非常严重了。

此外，随着晶体管尺寸的紧 缩，当半导体行业从一个技术标准移植到另一个技术标准时，半导体掺杂的水平也会增加，因此产生的漏电流也相对更大。

最终的结果就是，即时器件的绝大部分都处于完全静止状态，可能仍然会消耗掉大量功率。

事实上，在不久的未来，预计很多器件的静态功率消耗有可能会远远超过动态功率消耗。

应对静态功率消耗在解决静态功率消耗时，必须要考虑两个关键的公式。

第一个公式描述了晶体管的泄漏：关于上面的公式重要的一点是，它表明静态功率消耗是温度(T)的指数。

也就是说当芯片温度升高时，它的静态功率消耗将层指数级增加。

另一个要点是静态功率消耗是晶体管开关阈值(Vt)的指数。

为了实现低功耗设计，IC代工厂提供了使用多Vt库的MTCMOS(多阈值CMOS)技术。

这意味着每个类型的逻辑门都有两种(或更多种)形式：开关更快的低阈值晶体管，但是泄漏更高，功耗更大；或者开关更慢的高阈值晶体管，但是泄漏更低，功耗更小。

第二个公式描述了晶体管延迟(开关时间)与晶体管开关阈值(Vt)和晶体管供电电压(VDD)的影响关系：由于降低供电电压能够减少发热，进而降低静态功率消耗，然而，降低供电电压同时也会增加门极的延迟，这意味着工程师不得不进行一项复杂的平衡工作。

相比较而言，降低晶体管的开关阈值，加速开关，但同时会导致泄漏呈指数增加，因此也增加了静态功率消耗。

利用上文动态功率消耗中讨论的多重电压区域是一种解决方案。

另一个选择是只在关键的时序路径上使用低开关阈值(Vt)的晶体管，而在非关键路径则使用高开关阈值(Vt)的晶体管。

当然也可以联合使用这两种解决方案。

当然还可以选择另一种技术，即当器件中的某些部分不需要启动时，利用不泄漏的晶体管来降低泄漏块。

例如，当这些部分处于“待机”模式时。

然而，开关整个块可能会导致巨大的电流浪涌，那么则需要使用额外的电路提供“柔和的”(分级的)电源来开关这些块。

图2.功率分配需要考虑的重点包括总功率损耗、电压下降和电迁移效应。

功率分配相关事项封装事项当提及功率分配时，首要的问题时从外部获得功率，通过器件的封装，送到硅片自身。

用来将功率分配到整个芯片的线圈存在关联阻抗－线圈越长，阻抗越大，关联电压下降也就更大。

这意味着传统的基于外围功率焊盘的封装技术不再适用于目前超大超复杂的设计。

解决方案是使用倒装芯片的封装技术，其中焊盘横跨在晶粒面上，直接将电源从外部电源供应传送到芯片内部。

除了能够支持许多电源和接地焊盘，这种方案 同时也使得电源传输到芯片内部的距离最短。

此外，倒装芯片封装技术中铅锡凸块的感应系数要远远低于传统封装技术中使用的连线键合的感应系数。

温度和性能相关事项功率消耗－包括动态的和静态的－增加了器件的运行温度。

因此，可能需要工程师们使用昂贵的器件封装和外部冷却技术。

为了适应不同的运行温度和供应电压，以往设计师们不得不增加器件的特性和设计余量。

但是，利用过分保守的设计惯例来创建器件的电源网络也会占用昂贵的硅片空间，增加了拥挤度，导致器件的性能远远低于硅片的全部潜能。

显然。

这种方案根本无法适应目前竞争激励的市场环境。

还有另一个需要考虑地要点是片上温度梯度(由于不平衡的功率损耗导致器件上的不同部分温度不同)会产生机械应力，也可能会降低器件的可靠性。

电压下降效应深亚微米(DSM)和超深亚微米(UDSM)器件属于易受电压降影响的器件，电压降是由从外部引脚分配源极和接地到内部电路的线圈网络关联阻抗引起的(在 DC情况下－直流－相关的电压下降，通常也指压降IRdrop效应。