第3章ASIC设计流程.pptx

第一阶段：项目策划 任务：形成项目任务书 (项目进度，周期管理等)。流 程：市场需求--调研--可行性研究--论证--决策--任务 书。 第二阶段：总体设计 任务：确定设计对象和目标，进一步明确芯片功能、 内外部性能要求，参数指标，论证各种可行方案，选 择最佳方式，加工厂家，工艺水准。 流程：需求分析--系统方案--系统设计--系统仿真。 输出：系统规范化说明(System Specification)：包括系 统功能,性能,物理尺寸,设计模式,制造工艺,设计周期, 设计费用等等.
第五阶段：加工与完备 任务：联系生产加工，准备芯片的样片测试和应用 准备。 流程：工艺设计与生产--芯片测试--芯片应用。 输出：用户使用说明书。
上面我们描述了集成电路设计的五个阶段，每 一阶段有不同的任务，有具体的工作流程，也产生 对应的输出结果。
实际工作中，主要的设计具体任务内容可以用 下面的流程图来说明。
集成电路的设计过程：
设计创意ຫໍສະໝຸດ Baidu
+ 仿真验证
功能要求
行为设计（VHDL）
否 行为仿真
是 综合、优化——网表
时序仿真
否
是
布局布线——版图
后仿真
是
否
Sing off
—设计业—
集成电路芯片设计过程框架
典型ASIC设计具有下列相当复杂的流程，实际中 包含如下多项基本内容：
• 结构及电气规定。 • RTL级代码设计和仿真测试平台文件准备。 • 为具有存储单元的模块插入BIST(Design For
第3章 ASIC设计开发流程
3.1 ASIC设计流程介绍 3.2 ASIC开发流程步骤详细描述
集成电路从设计到制造全过程，涉及到很多 方面的知识和内容，就本章而已，不可能完成全 部内容的学习讲解。我们这是从认识的角度去学 习集成电路的设计和制造流程，当然，最主要的 是学习集成电路的设计流程。
在开始本章课程学习前，我们先来看看集成 电路设计与制造全过程中的几个主要流程框架。
第四阶段：时序验证与版图设计 任务：静态时序分析从整个电路中提取出所有 时序路径，然后通过计算信号沿在路径上的延 迟传播，找出违背时序约束的错误(主要是 SetupTime 和 HoldTime),与激励无关。在深亚 微米工艺中，因为电路连线延迟大于单元延迟， 通常预布局布线反复较多，要多次调整布局方 案，对布局布线有指导意义。 流程：预布局布线(SDF文件)--网表仿真(带延时 文件)--静态时序分析--布局布线--参数提取-SDF文件--后仿真--静态时序分析--测试向量生 成。
第三阶段： 详细设计和可测性设计
任务：分功能确定各个模块算法的实现结构，确 定设计所需的资源按芯片的要求，速度，功耗， 带宽，增益，噪声，负载能力，工作温度等和时 间，成本，效益要求选择加工厂家，实现方式， （全定制，半定制，ASIC，FPGA等）；可测性 设计与时序分析可在详细设计中一次综合获得， 可测性设计常依据需要采用FullScan，PartScan等 方式，可测性设计包括带扫描链的逻辑单元， ATPG，以及边界扫描电路BoundScan，测试 Memory的BIST。
表进行 Formal Verification。
• 从全局布线后的版图中提取出估算的时间延时 信息。
• 将估算的时间延时信息反标注到Design Compiler 或者 Primetime。
• 在Primetime中进行静态时序分析。 • 在Design Compiler中进行设计优化。 • 设计的详细布线。 • 从详细布线设计中提取出实际时间延时信息。 • 将提取出的实际时间延时信息反标注到Design
集成电路设计与制造的主要流程框架
系统需求
设计
掩膜版
芯片制造 过程
芯片检测
封装 测试
单晶、外 延材料
3.1 ASIC设计流程介绍
下面我们来介绍ASIC设计的基本流程。 设计过程可分五个阶段： 第一阶段：项目策划 第二阶段：总体设计 第三阶段：详细设计和可测性设计 第四阶段：时序验证与版图设计 第五阶段：加工与完备
Compiler或者Primetime中。
流程：逻辑设计--子功能分解--详细时序框图--分块 逻辑仿真--电路设计(算法的行为级，RTL级描述)-功能仿真--综合(加时序约束和设计库)--电路网表-网表仿真。
输出： 功能设计(Function Design)：将系统功能的实现方案
设计出来.通常是给出系统的时序图及各子模块之 间的数据流图。 逻辑设计(Logic Design)：这一步是将系统功能结构 化.通常以文本(Verilog HDL 或VHDL),原理图,逻辑 图表示设计结果,有时也采用布尔表达式来表示设 计结果。 电路设计(Circuit Design)：电路设计是将逻辑设计表 达式转换成电路实现。
输出：
物理设计(Physical Design or Layout Design)：物理 设计或称版图设计是VLSI设计中最费时的一步. 它要将电路设计中的每一个元器件包括晶体管, 电阻,电容,电感等以及它们之间的连线转换成集 成电路制造所需要的版图信息.
设计验证(Design Verification)：在版图设计完成 以后,非常重要的一步工作是版图验证.主要包括: 设计规则检查(DRC),版图的电路提取(NE),电学 规检查(ERC)和寄生参数提取(PE)。
• 使用 Formality工具,进行 RTL级和综合后门级 网表的 Formal Verification。
• 版图布局布线之前,使用PrimeTime工具进行整 个设计的静态时序分析。
• 将时序约束前标注到版图生成工具。 • 时序驱动的单元布局,时钟树插入和全局布线。 • 将时钟树插入到DC的原始设计中。 • 使用 Formality,对综合后网表和插入时钟树网
test 设计)。 • 为了验证设计功能,进行完全设计的动态仿真。 • 设计环境设置。包括使用的设计库和其他一些
环境变量。使用 Design Compiler工具,约束和 综合设计,并且加入扫描链（或者JTAG）。
• 使用 Design Compiler自带静态时序分析器,进 行模块级静态时序分析。