集成电路工艺制程介绍1
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• CMOS缺点：Latch-up
寄生双载子电晶体在CMOS 内的发生情形
演生的正回馈回路
CMOS(Complementary MetalOxide Semiconductor)
• 引发电流（Triggering Current）IH，当I> IH时，产生latch-up，CMOS电路的功能 将暂时或永久性丧失。 • 防止latch-up方法：①增大距离；②包好 衬底。或采用Epi Substrate，SOI等。
CMOS
随 着 IC 集 成 度 提 高 ， 出 现 “ 短 沟 效 应”，引发了“热电子效应”。采用 LDD结构无法解决集成度提高衍生出的 能量耗损及散热问题，因此出现低能耗 高集成度的CMOS，而且现已成为VLSI 主要结构，但成本提高，出现双载流子 现象所衍生出的latch-up问题。
半导体元件的制程
光阻遇光后产生链结（Cross linking），使结构 加强而不溶于显影液——负光阻 光阻遇光后产生解离，形成一种溶于显影液的结 构——正光阻 好的光阻应具备 附著性（Adhesion） 抗蚀刻性（Etch Resistance）
半导体元件制程
○ 光罩：6英寸晶片，每片约需40~60次左右曝光 （依赖chip大小）
2. 导体：WSix、TiSi2、Ti、W、Poly（多晶硅） 3. 半导体：Si、epi片
半导体元件制程
○ Si3N4 最 主 要 的 应 用 ， 是 做 为 SiO2 层 的 蚀 刻 幕 罩 （mask），且不易被氧和H2O所渗透的优点， 这层幕罩还可以作为场氧化层（FOX）制作时 防止有源区（Active Area）受氧化，这就是有 名的LOCOS制程。 ○ Poly、WSix 经掺杂的多晶硅及硅化钨所组成的多晶硅化金 属（Polycide）是VLSI中最主要gate导电层。
半导体元件制程
○ 电致迁移（Electro migration） 溅镀沉积的铝，经适当的退火（Anneal）之后， 通常以多晶形式存在，当铝传导电流时，由于 电场的影响，铝原子将沿着晶粒界面（Grain Boundary）而移动，这一现象称为电致迁移.
铝线因电致迁移而产生的断路情形
半导体元件制程
半导体元件制程
○ W——钨插塞（Tungsten Plug），极佳 的阶梯覆盖能力。
ቤተ መጻሕፍቲ ባይዱ
图显示钨插塞在多重金属化制程上的应用及其结构
半导体元件制程
◎ 微 影（Photolithography） 通常以一个制程所需要经过光罩（mask） 数量来表示这个制程的难易。
半导体元件制程
1.曝光（Exposure）：把光罩上的图案，完整地 传递(Transfer)到晶片表面的光阻上。 2.显影（Development）：像洗相片一样，光阻 所获得的图案与光罩上的相同或呈互补 （Complementary）
半导体元件制程
○ 曝光技术：×5 倍的mask。 显示两种微影的 曝光技术： （a）接触式 （b）投影式 （c）为以10倍的 光罩进行重 复且步进的投 影式曝光的概 念图。
半导体元件制程
光源——解析度、聚焦深度与光源的波长有关
因为光阻的厚度，曝光机所提供的解析度应该至少能含盖图里的a、 b两点。我们常以DOF、来表示曝光机所能提供的这个深度。
• 美国贝尔实验室（Bell Lab）发明，近代最重要半导体元件之一， 获Nobel物理学奖。
• 如图：一个在芯片上的npn双载子晶体管的截面结构。
• MOS 晶体管（Metal-Oxide-Semiconductor）。MOS是VLSI技术里 最重要的一种基本的电晶体，已取代了BJT。
短通道效应——集成的结果
◎ 沉积理论 薄膜的沉积，是一连串涉及吸附原子 的吸附、吸附原子在表面的扩散及在适 当的位置下聚结，以渐渐形成薄膜并成 长的过程。
半导体元件的制程
○ 物 理 气 相 沉 积 （ Physical Vapor Deposition）——PVD ○ 蒸 镀（Evaporation） 利用被蒸镀物在高温（近熔点）时，具备饱和 蒸汽压，来沉积薄膜的过程。 ○ 溅 镀（Sputtering） 利用离子对溅镀物体电极（Electrode）的轰击 （Bombardment）使气相中具有被镀物的粒子 （如原子），再来沉积薄膜。
半导体元件制程
微影需备的器材有：光源---光罩---光阻--显影液（Developer），NaOH、KOH中 和。 微影制程：①光阻覆盖（Coating）；② 曝光；③显影。
半导体元件制程
○ 光 阻 ： 主 要 由 树 脂 （ Resin ） ， 感 光 剂 （Sensitizer）及溶剂（Solvent）混合而成
p井CMOS
CMOS(Complementary MetalOxide Semiconductor)
• 三种主要的CMOS设计结构(2)：
n井CMOS
CMOS(Complementary MetalOxide Semiconductor)
• 三种主要的CMOS设计结构(3)：
双井CMOS
CMOS(Complementary MetalOxide Semiconductor)
集成电路生产的三个阶段（1）
图显示集成电路从 晶圆的（a）拉晶； （b）制造；（c） 切割；到（d）构 装完成的简易流程； 图（e）为单一晶 粒的集成电路放大 图标
集成电路生产的三个阶段（2）
硅晶片（wafer）的制造
集成电路的制作
集成电路的封装（Package）
集成电路生产的三个阶段（3）
习惯以线路制造的最小线宽、晶片直 径及DRAM（动态随机存储器）所储存 的容量来评断集成电路的发展状况。
集成电路工艺制程介绍
目录
• • • • • • • • • • • • • • • • 集成电路生产的三个阶段 机械性质 退火（Annealing） 双极型电晶体（Bipolar Junction Transistor）——BJT 短通道效应——集成的结果 热电子效应（Hot Electron Effects） LDD（Lightly Doped Drain）——轻掺杂漏极 CMOS（Complementary Metal-Oxide Semiconductor） CMOS 半导体元件的制程 离子注入 热氧化与热制程 Short Channel NMOS的制作流程 CMOS制程 多种金属连线制程 CMP化学机械研磨法（Chemical-Mechanical Polishing）
制程及MOS元件上的应用
半导体元件制程
○ Salicide制程 金属钛（或白金）极易与Si交互扩散而形成一 种电阻很低的化合物TiSi2，因此，钛与Si的界 面可以形成一个很好的欧姆接触。
图（a）-（d）显示“自行对准金属矽化物”制程的主要流程
半导体元件制程
○ 自 行 对 准 金 属 硅 化 物 （ Self-Aligned Silicide）制程
图显示因源极与汲极的缺乏层区域所导致的沟道长度变化的情形
热电子效应（Hot Electron Effects）
LDD（Lightly Doped Drain）— — 轻掺杂漏极
采用LDD设计的NMOS电晶体的外观
LDD（Lightly Doped Drain）— — 轻掺杂漏极
• LDD缺点： ① 使得NMOS制作变得复杂； ② 源漏串联电阻增加，降低速度；
○
化 学 气 相 沉 积 （ Chemical Vapor 反应气体发生化学反应，并且生成物沉
Deposition）——CVD 积在晶片表面——薄膜沉积技术。
半导体元件制程
1.主要介电材料：SiO2、Si3N4、PSG及BPSG---热流。
图显示沉积薄膜在沉积后（a）及（b）经过热流（Flow）后，其外观上的差异
半导体元件制程
紫外线 4360Aº 深紫外线 2480 Aº寻找波长更短的光源 X光（不易聚焦且专用光罩不易制作） 电子束曝光时间长，影响量产。 解析度 R≤0.35、0.25、0.18μ 聚焦深度 DOF≥ 光阻厚度
半导体元件制程
◎ 蚀刻 微影只是将光罩图案转移到光阻上，接 下来利用这层光阻为罩幕（mask），以 便对光阻下的薄膜或Si片进行选择性蚀 刻或离子注入。 蚀刻即是利用化学反应或物理作用，把 光阻上的图案转移到薄膜上。
机械性质
——薄膜间的机械应力
退火（Annealing）
• 原 理： 利用热能（Thermal Energy），将物体内产 生内应力的一些缺陷加以消除。所施加的能量 将增加晶格原子及缺陷在物体内的振动及扩散， 使得原子的排列得以重整。
双极型电晶体（Bipolar Junction Transistor）——BJT
半导体元件的制程
○ 铝合金溅镀 铝合金铝、硅、铜合金。 硅对AL有一定的固态溶解度（Solid Solubility），在 400℃时，硅扩散进入铝，且铝也会回填硅因扩散所留 下的空隙，形成如图所示的尖峰（Spike），解决之道 为主动掺杂Si，使含量在1%。
图显示金属铝在与矽接触的界面发生“尖峰”现象的情形
半导体元件制程
元件制作：薄膜沉积---微影---蚀刻
薄膜经：（a）等向性蚀刻后及（b）非等向性蚀刻后的簿 膜横截面轮廓
半导体元件制程
○ 湿蚀刻：等向性蚀刻 ○ 干蚀刻： ①非等向性（垂直方向>>横向蚀刻速率） ②选择性（Selectivity）——蚀刻速率比 ③蚀刻速率---产量 ④均匀性--- 品质完善，Yield增高
半导体元件制程
溅击蚀刻——极佳的非等向性，但选择性较差 等离子蚀刻（Plasma Etching）——选择性较佳， 但非等向性差 反应性离子蚀刻（Reactive Ion Etch）RIE选择 性、非等向性俱佳（选择性：2:1~40:1;非等向 性：80º 以上） 通过选用不同的气体或含量等离子体来获得对 不同薄膜的刻蚀速率。
基本上氟原子及氯原子都可以和各种过渡金属 形成具挥发性的化合物。
半导体元件制程
○ Polycide的蚀刻 ○ 铝合金蚀刻 铝-硅-铜合金。铜蚀刻困难，限制了它的使用。 ○ 钨回蚀：钨插塞—VIA 如图所示：TiN或TiW提高附著能力。
图显示多重金属化制程中常见的“钨插塞”的制作流程
③
耗电增加。
CMOS(Complementary MetalOxide Semiconductor)
• 场氧化层（Field Oxide）简写为FOX——隔离器件
典型采用LDD设计的NMOS电晶体的截面外观
CMOS(Complementary MetalOxide Semiconductor)
• 三种主要的CMOS设计结构(1)：
• 解决：加入适量Cu， 0.5%~4% 为了预防“尖峰”、“电移”，使用含Si 与Cu的AL合金做导线。 • Cu缺点：不易形成挥发物，不易蚀刻。
半导体元件制程
○ 阻障层（Barrier Layer）——TiN 及TiW 如图所示，可避免铝—硅界面的尖峰现象，提 升附著能力。
图显示阻障层（打上斜线者）在多重金属
寄生双载子电晶体在CMOS 内的发生情形
演生的正回馈回路
CMOS(Complementary MetalOxide Semiconductor)
• 引发电流（Triggering Current）IH，当I> IH时，产生latch-up，CMOS电路的功能 将暂时或永久性丧失。 • 防止latch-up方法：①增大距离；②包好 衬底。或采用Epi Substrate，SOI等。
CMOS
随 着 IC 集 成 度 提 高 ， 出 现 “ 短 沟 效 应”，引发了“热电子效应”。采用 LDD结构无法解决集成度提高衍生出的 能量耗损及散热问题，因此出现低能耗 高集成度的CMOS，而且现已成为VLSI 主要结构，但成本提高，出现双载流子 现象所衍生出的latch-up问题。
半导体元件的制程
光阻遇光后产生链结（Cross linking），使结构 加强而不溶于显影液——负光阻 光阻遇光后产生解离，形成一种溶于显影液的结 构——正光阻 好的光阻应具备 附著性（Adhesion） 抗蚀刻性（Etch Resistance）
半导体元件制程
○ 光罩：6英寸晶片，每片约需40~60次左右曝光 （依赖chip大小）
2. 导体：WSix、TiSi2、Ti、W、Poly（多晶硅） 3. 半导体：Si、epi片
半导体元件制程
○ Si3N4 最 主 要 的 应 用 ， 是 做 为 SiO2 层 的 蚀 刻 幕 罩 （mask），且不易被氧和H2O所渗透的优点， 这层幕罩还可以作为场氧化层（FOX）制作时 防止有源区（Active Area）受氧化，这就是有 名的LOCOS制程。 ○ Poly、WSix 经掺杂的多晶硅及硅化钨所组成的多晶硅化金 属（Polycide）是VLSI中最主要gate导电层。
半导体元件制程
○ 电致迁移（Electro migration） 溅镀沉积的铝，经适当的退火（Anneal）之后， 通常以多晶形式存在，当铝传导电流时，由于 电场的影响，铝原子将沿着晶粒界面（Grain Boundary）而移动，这一现象称为电致迁移.
铝线因电致迁移而产生的断路情形
半导体元件制程
半导体元件制程
○ W——钨插塞（Tungsten Plug），极佳 的阶梯覆盖能力。
ቤተ መጻሕፍቲ ባይዱ
图显示钨插塞在多重金属化制程上的应用及其结构
半导体元件制程
◎ 微 影（Photolithography） 通常以一个制程所需要经过光罩（mask） 数量来表示这个制程的难易。
半导体元件制程
1.曝光（Exposure）：把光罩上的图案，完整地 传递(Transfer)到晶片表面的光阻上。 2.显影（Development）：像洗相片一样，光阻 所获得的图案与光罩上的相同或呈互补 （Complementary）
半导体元件制程
○ 曝光技术：×5 倍的mask。 显示两种微影的 曝光技术： （a）接触式 （b）投影式 （c）为以10倍的 光罩进行重 复且步进的投 影式曝光的概 念图。
半导体元件制程
光源——解析度、聚焦深度与光源的波长有关
因为光阻的厚度，曝光机所提供的解析度应该至少能含盖图里的a、 b两点。我们常以DOF、来表示曝光机所能提供的这个深度。
• 美国贝尔实验室（Bell Lab）发明，近代最重要半导体元件之一， 获Nobel物理学奖。
• 如图：一个在芯片上的npn双载子晶体管的截面结构。
• MOS 晶体管（Metal-Oxide-Semiconductor）。MOS是VLSI技术里 最重要的一种基本的电晶体，已取代了BJT。
短通道效应——集成的结果
◎ 沉积理论 薄膜的沉积，是一连串涉及吸附原子 的吸附、吸附原子在表面的扩散及在适 当的位置下聚结，以渐渐形成薄膜并成 长的过程。
半导体元件的制程
○ 物 理 气 相 沉 积 （ Physical Vapor Deposition）——PVD ○ 蒸 镀（Evaporation） 利用被蒸镀物在高温（近熔点）时，具备饱和 蒸汽压，来沉积薄膜的过程。 ○ 溅 镀（Sputtering） 利用离子对溅镀物体电极（Electrode）的轰击 （Bombardment）使气相中具有被镀物的粒子 （如原子），再来沉积薄膜。
半导体元件制程
微影需备的器材有：光源---光罩---光阻--显影液（Developer），NaOH、KOH中 和。 微影制程：①光阻覆盖（Coating）；② 曝光；③显影。
半导体元件制程
○ 光 阻 ： 主 要 由 树 脂 （ Resin ） ， 感 光 剂 （Sensitizer）及溶剂（Solvent）混合而成
p井CMOS
CMOS(Complementary MetalOxide Semiconductor)
• 三种主要的CMOS设计结构(2)：
n井CMOS
CMOS(Complementary MetalOxide Semiconductor)
• 三种主要的CMOS设计结构(3)：
双井CMOS
CMOS(Complementary MetalOxide Semiconductor)
集成电路生产的三个阶段（1）
图显示集成电路从 晶圆的（a）拉晶； （b）制造；（c） 切割；到（d）构 装完成的简易流程； 图（e）为单一晶 粒的集成电路放大 图标
集成电路生产的三个阶段（2）
硅晶片（wafer）的制造
集成电路的制作
集成电路的封装（Package）
集成电路生产的三个阶段（3）
习惯以线路制造的最小线宽、晶片直 径及DRAM（动态随机存储器）所储存 的容量来评断集成电路的发展状况。
集成电路工艺制程介绍
目录
• • • • • • • • • • • • • • • • 集成电路生产的三个阶段 机械性质 退火（Annealing） 双极型电晶体（Bipolar Junction Transistor）——BJT 短通道效应——集成的结果 热电子效应（Hot Electron Effects） LDD（Lightly Doped Drain）——轻掺杂漏极 CMOS（Complementary Metal-Oxide Semiconductor） CMOS 半导体元件的制程 离子注入 热氧化与热制程 Short Channel NMOS的制作流程 CMOS制程 多种金属连线制程 CMP化学机械研磨法（Chemical-Mechanical Polishing）
制程及MOS元件上的应用
半导体元件制程
○ Salicide制程 金属钛（或白金）极易与Si交互扩散而形成一 种电阻很低的化合物TiSi2，因此，钛与Si的界 面可以形成一个很好的欧姆接触。
图（a）-（d）显示“自行对准金属矽化物”制程的主要流程
半导体元件制程
○ 自 行 对 准 金 属 硅 化 物 （ Self-Aligned Silicide）制程
图显示因源极与汲极的缺乏层区域所导致的沟道长度变化的情形
热电子效应（Hot Electron Effects）
LDD（Lightly Doped Drain）— — 轻掺杂漏极
采用LDD设计的NMOS电晶体的外观
LDD（Lightly Doped Drain）— — 轻掺杂漏极
• LDD缺点： ① 使得NMOS制作变得复杂； ② 源漏串联电阻增加，降低速度；
○
化 学 气 相 沉 积 （ Chemical Vapor 反应气体发生化学反应，并且生成物沉
Deposition）——CVD 积在晶片表面——薄膜沉积技术。
半导体元件制程
1.主要介电材料：SiO2、Si3N4、PSG及BPSG---热流。
图显示沉积薄膜在沉积后（a）及（b）经过热流（Flow）后，其外观上的差异
半导体元件制程
紫外线 4360Aº 深紫外线 2480 Aº寻找波长更短的光源 X光（不易聚焦且专用光罩不易制作） 电子束曝光时间长，影响量产。 解析度 R≤0.35、0.25、0.18μ 聚焦深度 DOF≥ 光阻厚度
半导体元件制程
◎ 蚀刻 微影只是将光罩图案转移到光阻上，接 下来利用这层光阻为罩幕（mask），以 便对光阻下的薄膜或Si片进行选择性蚀 刻或离子注入。 蚀刻即是利用化学反应或物理作用，把 光阻上的图案转移到薄膜上。
机械性质
——薄膜间的机械应力
退火（Annealing）
• 原 理： 利用热能（Thermal Energy），将物体内产 生内应力的一些缺陷加以消除。所施加的能量 将增加晶格原子及缺陷在物体内的振动及扩散， 使得原子的排列得以重整。
双极型电晶体（Bipolar Junction Transistor）——BJT
半导体元件的制程
○ 铝合金溅镀 铝合金铝、硅、铜合金。 硅对AL有一定的固态溶解度（Solid Solubility），在 400℃时，硅扩散进入铝，且铝也会回填硅因扩散所留 下的空隙，形成如图所示的尖峰（Spike），解决之道 为主动掺杂Si，使含量在1%。
图显示金属铝在与矽接触的界面发生“尖峰”现象的情形
半导体元件制程
元件制作：薄膜沉积---微影---蚀刻
薄膜经：（a）等向性蚀刻后及（b）非等向性蚀刻后的簿 膜横截面轮廓
半导体元件制程
○ 湿蚀刻：等向性蚀刻 ○ 干蚀刻： ①非等向性（垂直方向>>横向蚀刻速率） ②选择性（Selectivity）——蚀刻速率比 ③蚀刻速率---产量 ④均匀性--- 品质完善，Yield增高
半导体元件制程
溅击蚀刻——极佳的非等向性，但选择性较差 等离子蚀刻（Plasma Etching）——选择性较佳， 但非等向性差 反应性离子蚀刻（Reactive Ion Etch）RIE选择 性、非等向性俱佳（选择性：2:1~40:1;非等向 性：80º 以上） 通过选用不同的气体或含量等离子体来获得对 不同薄膜的刻蚀速率。
基本上氟原子及氯原子都可以和各种过渡金属 形成具挥发性的化合物。
半导体元件制程
○ Polycide的蚀刻 ○ 铝合金蚀刻 铝-硅-铜合金。铜蚀刻困难，限制了它的使用。 ○ 钨回蚀：钨插塞—VIA 如图所示：TiN或TiW提高附著能力。
图显示多重金属化制程中常见的“钨插塞”的制作流程
③
耗电增加。
CMOS(Complementary MetalOxide Semiconductor)
• 场氧化层（Field Oxide）简写为FOX——隔离器件
典型采用LDD设计的NMOS电晶体的截面外观
CMOS(Complementary MetalOxide Semiconductor)
• 三种主要的CMOS设计结构(1)：
• 解决：加入适量Cu， 0.5%~4% 为了预防“尖峰”、“电移”，使用含Si 与Cu的AL合金做导线。 • Cu缺点：不易形成挥发物，不易蚀刻。
半导体元件制程
○ 阻障层（Barrier Layer）——TiN 及TiW 如图所示，可避免铝—硅界面的尖峰现象，提 升附著能力。
图显示阻障层（打上斜线者）在多重金属