EDA大作业格式与范例

五邑大学信息工程学院

EDA技术

课程名称：EDA技术

设计题目：基于Verilog HDL语言的

可整点输出学号系统

院系：信息工程学院

班级：

设计者：

学号：

指导教师：刘战

设计时间：2013.06.09

五邑大学

电子系统EDA

目录

第一章引言 (3)

1.1 状态机简介 (3)

1.2 状态检测 (3)

1.3V erilog HDL硬件描述语言简介 (4)

1.4V erilog HDL硬件描述语言主要功能简介 (4)

第二章状态检测机设计 (6)

2.1 状态检测机设计要求 (6)

2.2 状态检测机设计思路 (6)

2.3 利用Quartus II软件仿真实现 (6)

2.3.1 电路变量分析 (6)

2.3.2 新建工程moore (7)

2.3.3 设计输入 (7)

2.3.4 Verilog语言描述 (7)

2.3.5 仿真电路图 (8)

2.3.6 状态装换图 (9)

2.3.7创建波形文件 (9)

2.3.8Quartus II仿真设置 (10)

2.3.9仿真结果 (10)

第三章总结 (11)

参考文献 (12)

第一章引言

1.1状态机简介

有限状态机是绝大部分控制电路的核心结构。有限状态机是一种概念性机器，它能采取某种操作来响应一个外部事件。具体采取的操作不仅能取决于接收到的事件，还能取决于各个事件的相对发生顺序。之所以能做到这一点，是因为机器能跟踪一个内部状态，它会在收到事件后进行更新。为一个事件而响应的行动不仅取决于事件本身，还取决于机器的内部状态。另外，采取的行动还会决定并更新机器的状态。这样一来，任何逻辑都可建模成一系列事件/状态组合。

状态机可归纳为4个要素，即现态、条件、动作、次态。这样的归纳，主要是出于对状态机的内在因果关系的考虑。“现态”和“条件”是因，“动作”和“次态”是果。详解如下：

①现态：是指当前所处的状态。

②条件：又称为“事件”，当一个条件被满足，将会触发一个动作，或者执行一次状态的迁移。

③动作：条件满足后执行的动作。动作执行完毕后，可以迁移到新的状态，也可以仍旧保持原状态。动作不是必需的，当条件满足后，也可以不执行任何动作，直接迁移到新状态。

④次态：条件满足后要迁往的新状态。“次态”是相对于“现态”而言的，“次态”一旦被激活，就转变成新的“现态”了。

状态机可以分为以下两种类型：

Moore型：输出是当前状态的函数。

Mealy型：输出是当前状态和输入的函数。

Mealy型状态机输出的变化先于Moore型状态机。具体来说，Mealy型状态机的输出在输入变化的时候立刻发生变化；而Moore型状态机在输入变化后，还必须等到时钟的到来，时钟使状态发生变化时才导致输出的变化，所以比Mealy型状态机要多等待一个时钟周期。

1.2状态检测

所谓状态检测，就是直接对分组的数据进行处理，并且结合前后分组的数据进行综合判断，然后决定是否允许该数据包通过。

状态检测技术的发展由来已久，早期的电报即可看作是基于状态检测的通讯手段。近年来，随着计算机技术与互联网的不断发展，数据传送量已经变得越来越大，如何保证接收到的数据准确无误，已经受到人们越来越多的关注。为了解决这一问题，科学家和工程师们已经研发出了很多种检错与纠错码，而这些技术

的实现又肯定离不开状态检测技术的应用，因此状态检测技术在数据传送中起着十分重要的作用。当然状态检测技术不仅应用于数据传送领域，还广泛应用于其他领域，这里不作赘述。

1.3V erilog HDL硬件描述语言简介

Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

Verilog HDL描述逻辑电路时常用3种描述方式，分别为：行为型描述、数据流型描述和结构型描述。行为型描述指对行为与功能进行描述，它只描述行为特征，而没有涉及用什么样的逻辑电路来实现，因此是一种高级语言描述方式，具有很强的通用性与有效性；数据流型描述指通过assign连续赋值实现组合逻辑功能的描述方式；结构型描述指描述实体连接的结构方式，这里的实体一般指Verilog语言已定义的基元，也就是说结构型描述指利用Verilog语言已定义的基元描述逻辑电路的描述方式。

Verilog HDL的3种描述方式中，行为型描述方式注重整体与功能，语句可能更简略，但写出来的语句可能不能被硬件所实现，即不能被综合；结构型语句通常更容易被综合，但可能语句显得更复杂。在实际开发中往往结合使用多种描述方法。

Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

1.4V erilog HDL硬件描述语言主要功能简介

*基本逻辑门，例如and、or和nand等都内置在语言中。

*用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。

* 开关级基本结构模型，例如pmos 和nmos等也被内置在语言中。

* 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。

* 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构