集成电路的代步工具——EDA 和设计方法学

集成电路的代步工具——EDA 和设计方法学

EDA（电子设计自动化——Electronic design Automation），也就是早期

的IC CAD（IC 计算机辅助设计——IC Computer Aided Design），经历了第一代

的LE（版图编辑——Layout Edit）、第二代的门阵列、标准单元的P&R（布

局布线——Placement & Routing），第三代的Synthesis（逻辑综合），有效地提高了设计效率，减少了设计失误，提高了优化水平，使得IC 的设计能力得以

跟踪工艺水平的提高。IC 的优化设计面对的是NP 难题，也就是随着集

成规模的增加，IC 设计的难度将以非多项式增加，一般是指数，甚至是阶乘

增加。IC 集成度是以Moore 定律做指数增加，IC 设计的难度又随集成度急剧

增加，真可谓难上加难。如果没有有效的设计方法和设计工具的支持，工艺水

平再提高也不能用于制作更大规模的IC。近十年提出的SoC（系统级芯片——System on Chip）设计方法取得了很大的成功，它是以IP（Intellectual Property），也称硅IP 的嵌入为特征。这个设计方法可以更多地利用已有的设计积累，有

效地提高IC 的设计起点，也可以更充分地利用高端工艺所提供的制作能力。

对于IC CAD，特别是对于EAD 的理解，一般注重它的电学功能和布图功能，

实际上IC CAD 的物理设计功能同样非常重要。在DRAM 和微处理器的设

计中，一般是不使用P&R、Synthesis 等工具的，因为这些工具是以单元电路、

甚至以电路模块为起点，限制了设计优化水平的进一步提高。存储器和微处理

器的设计要使用能够触及到晶体管深层的CAD 工具，再加上设计师的经验积

累。这些设计不是机器“跑”出来的，而是设计师“琢”出来的，当属“艺术品”，

与ASIC 等类型“机器制造”的设计有很大不同，一个更注重设计的完美，一个

更关心设计的时效。进入纳米尺度之后，IC 的功耗问题突显，其原因是，